參數(shù)資料
型號: CY7C1413BV18
廠商: Cypress Semiconductor Corp.
英文描述: 36-Mbit QDR⑩-II SRAM 4-Word Burst Architecture
中文描述: 36兆位的國防評估報(bào)告⑩- II SRAM的4字突發(fā)結(jié)構(gòu)
文件頁數(shù): 24/28頁
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代理商: CY7C1413BV18
PRELIMINARY
CY7C1411BV18
CY7C1426BV18
CY7C1413BV18
CY7C1415BV18
Document Number: 001-07037 Rev. *B
Page 24 of 28
Switching Waveforms
[30, 31, 32]
Read/Write/Deselect Sequence
Notes:
30.Q00 refers to output from address A0. Q01 refers to output from the next internal burst address following A0, i.e., A0+1.
31.Outputs are disabled (High-Z) one clock cycle after a NOP.
32.In this example, if address A2 = A1,then data Q20 = D10 and Q21 = D11. Write data is forwarded immediately as read results. This note applies to the whole diagram.
K
1
2
3
4
5
6
7
RPS
WPS
A
Q
D
C
C
READ
READ
WRITE
WRITE
NOP
NOP
DON’T CARE
UNDEFINED
CQ
CQ
K
A0
A1
tKH
tKHKH
tKL
tCYC
t
tHC
tSA
tHA
A2
SC
t
tHC
SC
A3
tKHCH
tKHCH
tCQD
tCLZ
DOH
tCHZ
t
t
tKL
tCYC
tCCQO
tCCQO
tCQOH
tCQOH
KHKH
KH
Q00
Q03
Q01
Q02
Q20
Q23
Q21
Q22
tCO
tCQDOH
t
tCQH
tCQHCQH
D10
D11
D12
D13
tSD
tHD
tSD
tHD
D30
D31
D32
D33
相關(guān)PDF資料
PDF描述
CY7C1411BV18 36-Mbit QDR⑩-II SRAM 4-Word Burst Architecture
CY7C1415BV18 36-Mbit QDR⑩-II SRAM 4-Word Burst Architecture
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CY7C146-25JC 2Kx8 Dual-Port Static RAM
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參數(shù)描述
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