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參數(shù)資料
| 型號： | DJLXTPCD0SE001 |
| 廠商： | Intel Corp. |
| 英文描述： | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| 中文描述： | 先進的8端口10/100 Mbps的物理層收發(fā)器 |
| 文件頁數(shù)： | 139/226頁 |
| 文件大小： | 1575K |
| 代理商： | DJLXTPCD0SE001 |
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LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
Datasheet
Document Number: 249241
Revision Number: 007
Revision Date: August 28, 2003
141
4.8
RMII Operation
The LXT9785/LXT9785E provides an independent Reduced MII port for each network port. Each
RMII uses four signals to pass received data to the MAC: RxData
n
<1:0>, RxER
n
, and CRS_DV
n
(where
n
reflects the port number). Three signals are used to transmit data from the MAC:
TxData
n
_<1:0> and TxEN
n
. Both receive and transmit signals are clocked by REFCLK. Data
transmission across the RMII is implemented in di-bit pairs which equal a 4-bit wide nibble.
Note:
The BGA15 package does not support the RMII interface.
4.8.1
RMII Reference Clock
The LXT9785/LXT9785E requires a 50 MHz reference clock (REFCLK). The device samples the
RMII input signals on the rising edge of REFCLK and drives RMII output signals on the falling
edge.
Figure 22. Intel
LXT9785/LXT9785E SS-SMII Transmit Timing
Figure 23. Intel
LXT9785/LXT9785E SS-SMII Receive Timing
TxCLK
TxSYNC
TxData
All signals are synchronous to the clock
TXER TXEN
TXD2
TXD0 TXD1
TXD3 TXD4 TXD5
TXD7
TXD6
TxCLK
TxSYNC
TxData
TXER
Dplx
Frcerr Speed
Jabr
LINK
TXEN
TXER
TXER
RxCLK
RxSYNC
RxData
All signals are synchronous to the clock
CRS RXDV
RXD2
RXD0 RXD1
RXD3 RXD4 RXD5
RXD7
RXD6
RxCLK
RxSYNC
RxData
CRS
Dplx
RXERSpeed
UPnib
Jabr
FlsCar
LINK
RXDV
CRS
CRS
相關PDF資料 |
PDF描述 |
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| DJIXEPAD0QE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
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參數(shù)描述 |
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