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參數(shù)資料
| 型號(hào)： | DJLXTPCD0SE001 |
| 廠商： | Intel Corp. |
| 英文描述： | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| 中文描述： | 先進(jìn)的8端口10/100 Mbps的物理層收發(fā)器 |
| 文件頁數(shù)： | 182/226頁 |
| 文件大?。?/td> | 1575K |
| 代理商： | DJLXTPCD0SE001 |
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LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
184
Datasheet
Document Number: 249241
Revision Number: 007
Revision Date: August 28, 2003
Figure 45. Intel
LXT9785/LXT9785E SS-SMII - 100BASE-TX Receive Timing
Table 66. Intel
LXT9785/LXT9785E SS-SMII - 100BASE-TX Receive Timing Parameters
Parameter
Sym
Min
Typ
1
Max
Units
Test Conditions
REFCLK rising edge to RxCLK
rising edge
t1
–
1.5
–
ns
–
RxData/RxSYNC output delay
from RxCLK rising edge
t2
1.5
–
5
ns
Minimum C
L
= 5pF
Maximum C
L
= 40pF
RxData/RxSYNC Rise/Fall time
t3
–
1.0
–
ns
–
Receive start of /J/ to CRS
asserted
t4
–
21
27
BT
2
–
Receive start of /T/ to CRS
de-asserted
t5
–
25
30
BT
2
–
1. Typical values are at 25 °C and are for design aid only; not guaranteed and not subject to production
testing.
2. “BT” signifies bit times at the line rate (that is, BT = 100 ns if using 10BASE-T, BT = 10 ns if using
100BASE-TX or 100BASE-FX).
NOTE:
The table latency values are derived with the hardware configuration pins FIFOSEL[1:0] set at a
default configuration of 00 (32 bits of initial fill).
t
2
RxCLK
REFCLK
t
1
RxData
TPFI
t
4
t
3
t
5
RxSYNC
t
3
t
3
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DJLXTPED0QE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJLXTPED0QE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJLXTPED0SE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJLXTPED0SE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXEPAD0QE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| DJLXTPED0QE001 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
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