- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376803 > DM93L00 PDF資料下載
參數(shù)資料
| 型號： | DM93L00 |
| 文件頁數(shù)： | 141/158頁 |
| 文件大?。?/td> | 2668K |
| 代理商： | DM93L00 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁當前第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁
Switching Characteristics
V
CC
= +5.0V, T
A
= +25C (See Section 1 for test waveforms and output load)
Symbol
Parameter
C
L
= 15 pF
Units
Min
5.0
Max
f
max
t
PLH
t
PHL
t
PHL
Maximum Shift Right Frequency
Propagation Delay
CP to Q
7
or Q
7
Propagation Delay MR to Q
7
MHz
ns
45
80
110
ns
Functional Description
The two 8-bit shift registers have a common clock input (pin
9) and separate clock inputs (pins 10 and 7). The clocking of
each register is controlled by the OR function of the separate
and the common clock input. Each register is composed of
eight clocked RS master/slave flip-flops and a number of
gates. The clock OR gate drives the eight clock inputs of the
flip-flops in parallel. When the two clock inputs (the separate
and the common) to the OR gate are LOW, the slave latches
are steady, but data can enter the master latches via the R
and S input. During the first LOW-to-HIGH transition of ei-
ther, or both simultaneously, of the two clock inputs, the data
inputs (R and S) are inhibited so that a later change in input
data will not affect the master; then the now trapped informa-
tion in the master is transferred to the slave. When the trans-
fer is complete, both the master and the slave are steady as
long as either or both clock inputs remain HIGH. During the
HIGH-to-LOW transition of the last remaining HIGH clock in-
put, the transfer path from master to slave is inhibited first,
leaving the slave steady in its present state. The data inputs
(R and S) are enabled so that new data can enter the mas-
ter. Either of the clock inputs can be used as clock inhibit in-
puts by applying a logic HIGH signal. Each 8-bit shift register
Logic Diagram
has a 2-input multiplexer in front of the serial data input. The
two data inputs D0 and D1 are controlled by the data select
input (S) following the Boolean expression:
Serial data in: S
D
= SD0 + SD1
An asynchronous master reset is provided which, when acti-
vated by a LOW logic level, will clear all 16 stages indepen-
dently of any other input signal.
Shift Select Table
Inputs
D0
L
H
X
X
Output
Q7 (t
n+8
)
L
H
L
H
S
L
L
H
H
D1
X
X
L
H
H = HIGH Voltage Level
L = LOW Voltage Level
X = Immaterial
n+8 = Indicates state after eight clock pulse
DS010200-3
3
www.fairchildsemi.com
相關PDF資料 |
PDF描述 |
|---|---|
| DM93L01 | |
| DM93L08 | |
| DM93L09 | |
| DM93L10 | |
| DM93L12 | |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| DM93L01 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述: |
| DM93L08 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述: |
| DM93L09 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述: |
| DM93L10 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述: |
| DM93L12 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述: |
發(fā)布緊急采購，3分鐘左右您將得到回復。