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參數(shù)資料
| 型號： | DOC0508 |
| 英文描述： | 8-bit Microcontroller with Flash(57.64 k) |
| 中文描述： | 8位閃存（57.64畝微控制器） |
| 文件頁數(shù)： | 3/7頁 |
| 文件大?。?/td> | 57K |
| 代理商： | DOC0508 |
through the /CS line for configuration and start the configu-
ration cycle by pulling /CON low. With each clock pulse on
the CCLK line one bit of the bitstream transfers to the
FPGA. The first transferred bit is the LSB of the preamble,
the last transferred bit is the MSB of the postamble. To
ensure the correct function of the internal state machine of
the FPGA, 24 clock pulses are applied before and after a
configuration cycle, for correctly entering the standby state
between two configurations. These clock pulses are ap-
plied before /CON is pulled low and after /CON goes high.
With the transition from low to high the FPGA indicates
that the configuration cycle has ended. The exact timing is
shown in Figure 4.
This is the configuration mode 3 that is used for configur-
ing several cascaded FPGAs. In this case all lines are
brought to all FPGAs in parallel, except for the /CS lines.
These connect to the /CSOUT pins of the preceding
FPGAs in the chain. Only one bitstream that contains sev-
eral configurations is needed to serve all FPGAs. The
postambles are replaced by preambles to separate them.
When the first FPGA in the chain sees a new preamble
instead of a postamble, it will activate ist /CSOUT pin. The
M0,1,2
/CON
/CS
/CCLK
D0
Preamble LSB
3
Figure 4.
FPGA Configuration Cycle Timing
11
75
74
31,30,29,
28,27,24,
23,22
M0
M1
M2
CCLK
/CON
/CS
/CSOUT
/ERR
/CHECK
32
33
43
35
38
37
D0..D7
FPGA
34
35
36
37
38
39
Port 1
AT89C51
Port 0
Reboot
Vcc
Figure 5.
Parallel Data Transfer
Microcontroller
4-23
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