- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376836 > DP8441VLJ DRAM Controller PDF資料下載
參數(shù)資料
| 型號： | DP8441VLJ |
| 英文描述： | DRAM Controller |
| 中文描述： | DRAM控制器 |
| 文件頁數(shù)： | 28/46頁 |
| 文件大小： | 644K |
| 代理商： | DP8441VLJ |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁當前第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁
7.0 Wait Support
(Continued)
7.4 NADTACK
During any accesses, this output asserts one clock period
before DTACK asserts, except when DTACK is pro-
grammed for 1T in normal accesses or 0T during page or
burst accesses.
The user can use this output to request the next address in
a sort of pipelining fashion. This output can also be used to
generate a more accurate DTACK for special applications.
The next figures show how NADTACK asserts in different
cases.
TL/F/11718–24
FIGURE 24a. DTACK is Programmed for 4Ts and to Assert from the Rising CLK Edge
TL/F/11718–25
FIGURE 24b. DTACK is Programmed for 2Ts and to Assert from the Falling CLK Edge
TL/F/11718–26
FIGURE 24c. DTACK and CAS assert from the rising edge of CLK. DTACK is programmed for 1T. NADTACK asserts
with DTACK during the opening access. During Page Accesses, NADTACK asserts one clock before DTACK.
28
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DP84422BN | DRAM Controller |
| DP84422J | DRAM Controller |
| DP84422N | DRAM Controller |
| DP84432J | DRAM Controller |
| DP84432N | DRAM Controller |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DP8441VLJ-25 | 制造商:NSC 制造商全稱:National Semiconductor 功能描述:microCMOS Programmable 16/64 Mbit Dynamic RAM Controller/Driver |
| DP8441VLJ-40 | 制造商:NSC 制造商全稱:National Semiconductor 功能描述:microCMOS Programmable 16/64 Mbit Dynamic RAM Controller/Driver |
| DP84422BJ | 制造商:Texas Instruments 功能描述: |
| DP84422BN | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DRAM Controller |
| DP84422J | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DRAM Controller |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。