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參數(shù)資料
| 型號： | DS21Q55N |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Quad T1/E1/J1 Transceiver |
| 中文描述： | 四路T1/E1/J1收發(fā)器 |
| 文件頁數(shù)： | 6/237頁 |
| 文件大?。?/td> | 1438K |
| 代理商： | DS21Q55N |
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DS21Q55 Quad T1/E1/J1 Transceiver
6 of 237
TABLE OF FIGURES
Figure 1-1. Block Diagram..........................................................................................................................................14
Figure 1-2. Receive and Transmit LIU........................................................................................................................15
Figure 1-3. Receive and Transmit Framer/HDLC.......................................................................................................16
Figure 1-4. Backplane Interface..................................................................................................................................17
Figure 2-1. DS21Q55 PIN DIAGRAM, 27mm BGA....................................................................................................35
Figure 5-1. Programming Sequence ..........................................................................................................................45
Figure 6-1. Clock Map ................................................................................................................................................49
Figure 14-1. Simplified Diagram of Receive Signaling Path.......................................................................................87
Figure 14-2. Simplified Diagram of Transmit Signaling Path......................................................................................93
Figure 18-1. CRC-4 Recalculate Method .................................................................................................................113
Figure 22-1. Typical Monitor Application ..................................................................................................................148
Figure 22-2. CMI Coding ..........................................................................................................................................150
Figure 22-3. Basic Interface......................................................................................................................................160
Figure 22-4. Protected Interface Using Internal Receive Termination .....................................................................161
Figure 22-5. E1 Transmit Pulse Template................................................................................................................163
Figure 22-6. T1 Transmit Pulse Template................................................................................................................163
Figure 22-7. Jitter Tolerance.....................................................................................................................................164
Figure 22-8. Jitter Tolerance (E1 Mode)...................................................................................................................164
Figure 22-9. Jitter Attenuation (T1 Mode).................................................................................................................165
Figure 22-10. Jitter Attenuation (E1 Mode) ..............................................................................................................165
Figure 24-1. Simplified Diagram of BERT in Network Direction...............................................................................174
Figure 24-2. Simplified Diagram of BERT in Backplane Direction ...........................................................................174
Figure 26-1. IBO Example........................................................................................................................................189
Figure 27-1. ESIB Group of Two DS21Q55s............................................................................................................190
Figure 30-1. JTAG Functional Block Diagram..........................................................................................................198
Figure 30-2. TAP Controller State Diagram..............................................................................................................201
Figure 31-1. Receive-Side D4 Timing ......................................................................................................................207
Figure 31-2. Receive-Side ESF Timing....................................................................................................................207
Figure 31-3. Receive-Side Boundary Timing (with elastic store disabled)...............................................................208
Figure 31-4. Receive-Side 1.544MHz Boundary Timing (with Elastic Store Enabled).............................................208
Figure 31-5. Receive-Side 2.048MHz Boundary Timing (with Elastic Store Enabled).............................................209
Figure 31-6. Transmit-Side D4 Timing .....................................................................................................................209
Figure 31-7. Transmit-Side ESF Timing...................................................................................................................210
Figure 31-8. Transmit-Side Boundary Timing (with Elastic Store Disabled) ............................................................210
Figure 31-9. Transmit-Side 1.544MHz Boundary Timing (with Elastic Store Enabled)............................................211
Figure 31-10. Transmit-Side 2.048MHz Boundary Timing (with Elastic Store Enabled)..........................................211
Figure 31-11. Receive-Side Timing..........................................................................................................................212
Figure 31-12. Receive-Side Boundary Timing (with Elastic Store Disabled) ...........................................................212
Figure 31-13. Receive-Side Boundary Timing, RSYSCLK = 1.544MHz (Elastic Store Enabled)............................213
Figure 31-14. Receive-Side Boundary Timing, RSYSCLK = 2.048MHz (Elastic Store Enabled)............................213
Figure 31-15. Receive IBO Channel Interleave Mode Timing..................................................................................214
Figure 31-16. Receive IBO Frame Interleave Mode Timing.....................................................................................215
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| DS21Q58LN+ | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC Quad E1 Transceiver RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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