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參數(shù)資料
| 型號： | DS3172 |
| 英文描述： | Single/Dual/Triple/Quad DS3/E3 Single-Chip Transceivers |
| 中文描述： | 單/雙/三/四路、DS3/E3單芯片收發(fā)器 |
| 文件頁數(shù)： | 158/232頁 |
| 文件大小： | 2133K |
| 代理商： | DS3172 |
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DS3171/DS3172/DS3173/DS3174
158 of 232
12.6 HDLC
12.6.1 HDLC Transmit Side Register Map
The transmit side utilizes five registers.
Table 12-17. Transmit Side HDLC Register Map
Address
(0,2,4,6)A0h HDLC.TCR
(0,2,4,6)A2h HDLC.TFDR
(0,2,4,6)A4h HDLC.TSR
(0,2,4,6)A6h HDLC.TSRL
(0,2,4,6)A8h HDLC.TSRIE
(0,2,4,6)AAh
(0,2,4,6)ACh
(0,2,4,6)AEh
Register
Register Description
HDLC Transmit Control Register
HDLC Transmit FIFO Data Register
HDLC Transmit Status Register
HDLC Transmit Status Register Latched
HDLC Transmit Status Register Interrupt Enable
Unused
Unused
Unused
--
--
--
12.6.1.1 Register Bit Descriptions
Register Name:
Register Description:
Register Address:
Bit #
15
Name
--
Default
0
Bit #
7
Name
--
Default
0
Bits 12 to 8: Transmit HDLC Data Storage Available Level (TDAL[4:0])
– These five bits indicate the minimum
number of bytes ([TDAL x 8}+1) that must be available for storage (do not contain data) in the Transmit FIFO for
HDLC data storage to be available. For example, a value of 21 (15h) results in HDLC data storage being available
(THDA=1) when the Transmit FIFO has 169 (A9h) bytes or more available for storage, and HDLC data storage not
being available (THDA=0) when the Transmit FIFO has 168 (A8h) bytes or less available for storage.
HDLC.TCR
HDLC Transmit Control Register
(0,2,4,6)A0h
14
--
0
13
--
0
12
11
10
9
8
TDAL4
0
TDAL3
1
TDAL2
0
TDAL1
0
TDAL0
0
6
5
4
3
2
1
0
TPSD
0
TFEI
0
TIFV
0
TBRE
0
TDIE
0
TFPD
0
TFRST
0
Default value (after reset) is 128 bytes minimum available.
Bit 6: Transmit Packet Start Disable (TPSD)
– When 0, the Transmit Packet Processor will continue sending
packets after the current packet end. When 1, the Transmit Packet Processor will stop sending packets after the
current packet end.
Bit 5: Transmit FCS Error Insertion (TFEI)
– When 0, the calculated FCS (inverted CRC-16) is appended to the
packet. When 1, the inverse of the calculated FCS (non-inverted CRC-16) is appended to the packet causing an
FCS error. This bit is ignored if transmit FCS processing is disabled (TFPD = 1).
Bit 4: Transmit Inter-frame Fill Value (TIFV)
– When 0, inter-frame fill is done with the flag sequence (7Eh).
When 1, inter-frame fill is done with all ‘1’s.
Bit 3: Transmit Bit Reordering Enable (TBRE)
– When 0, bit reordering is disabled (The first bit transmitted is the
LSB of the Transmit FIFO Data byte TFD[0]). When 1, bit reordering is enabled (The first bit transmitted is the MSB
of the Transmit FIFO Data byte TFD[7]).
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PDF描述 |
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| DS3172N+ | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC Dual DS3/E3 Single Chip Transceiver RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS3173 | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC Triple DS3/E3 Single Chip Transceiver RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS3173N | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC Triple DS3/E3 Single Chip Transceiver RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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