參數(shù)資料
型號(hào)： DS3172N
英文描述： Single/Dual/Triple/Quad DS3/E3 Single-Chip Transceivers
中文描述： 單/雙/三/四DS3/E3單芯片收發(fā)器
文件頁數(shù)： 144/232頁
文件大?。?/td> 2133K
代理商： DS3172N
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DS3171/DS3172/DS3173/DS3174
144 of 232
Bit 1: Receive Loss Of Lock Status (RLOL)
This bits indicates the status of the receive LIU clock recovery PLL
circuit.
0 = Locked to the incoming signal
1 = Not locked to the incoming signal
Bit 0: Performance Monitoring Update Status (PMS)
This bits indicates the status of all active performance
monitoring register and counter update signals in this port. It is an “AND” of all update status bits and is not set until
all performance registers are updated and the counters reset. In software update modes, the update request bit
PORT.CR1.PMU should be held high until this status bit goes high.
0 = The associated update request signal is low
1 = The requested performance register updates are all completed
Register Name:
Register Description:
Register Address:
Bit #
Name
Bit #
Name
Bit 7: Receive Line Clock Activity Status Latched (RLCLKA)
This bit will be set when the signal on the RLCLKn
pin or the recovered clock from the LIU for this port is active.
PORT.SRL
Port Status Register Latched
(0,2,4,6)54h
15
--
7
14
--
6
13
--
5
--
12
--
4
--
11
--
3
--
10
--
2
9
--
1
8
--
0
RLCLKA
TCLKIA
TDML
RLOLL
PMSL
Bit 6: Transmit Input Clock Activity Status Latched (TCLKIA)
This bit will be set when the signal on the TCLKIn
pin for this port is active.
Bit 2: Transmit Driver Monitor Status Latched (TDML)
This bit will be set when the
PORT.SR.
TDM status bit
changes from low to high. This bit will also set the
PORT.ISR.
PSR status bit if the
PORT.SRIE.
TDMIE bit is
enabled. The interrupt pin will be driven when this bit is set, the
PORT.SRIE.
TDMIE bit is set, and the
corresponding
GL.ISRIE.
PISRIE[4:1] bit is also set.
Bit 1: Receive Loss Of Lock Status Latched (RLOLL)
This bit will be set when the
PORT.SR
.RLOL status bit
changes from low to high. This bit will also set the
PORT.ISR
.PSR status bit if the
PORT.SRIE
.RLOLIE bit is
enabled. The interrupt pin will be driven when this bit is set, the
PORT.SRIE
.RLOLIE bit is set, and the
corresponding
GL.ISRIE
.PISRIE[4:1] bit is also set.
Bit 0: Performance Monitoring Update Status Latched (PMSL)
This bit will be set when the
PORT.SR
.PMS
status bit changes from low to high. This bit will also set the
PORT.ISR
.PSR status bit if the
PORT.SRIE
.PMUIE bit
is enabled. The interrupt pin will be driven when this bit is set, the
PORT.SRIE
.PMUIE bit is set, and the
PORT.SRIE
.PMSIE bit are set.
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PDF描述
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