參數(shù)資料
型號(hào)： DS72611RP80FPV
廠商： Renesas Electronics America
文件頁數(shù)： 167/226頁
文件大?。?/td> 0K
描述： IC SUPERH MPU ROMLESS 176LQFP
產(chǎn)品培訓(xùn)模塊： CAN Basics Part-1
CAN Basics Part-2
Electromagnetic Noise Reduction Techniques Part 1
標(biāo)準(zhǔn)包裝： 1
系列： SuperH® SH7200
核心處理器： SH-2A
芯體尺寸： 32-位
速度： 80MHz
連通性： CAN，EBI/EMI，F(xiàn)IFO，I²C，SCI，串行聲控
外圍設(shè)備： DMA，POR，PWM，WDT
輸入/輸出數(shù)： 104
程序存儲(chǔ)器類型： ROMless
RAM 容量： 32K x 8
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b; D/A 2x8b
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 176-LQFP
包裝： 托盤
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R01UH0025EJ0300 Rev. 3.00
Page xxvii of xxxii
Sep 24, 2010
21.3.43
Automatic Buffering Start Sector Setting: Seconds Control Register
(CBUFCTL2).................................................................................................... 984
21.3.44
Automatic Buffering Start Sector Setting: Frames Control Register
(CBUFCTL3).................................................................................................... 984
21.3.45
ISY Interrupt Source Mask Control Register (CROMST0M) .......................... 985
21.3.46
CD-ROM Decoder Reset Control Register (ROMDECRST) ........................... 986
21.3.47
CD-ROM Decoder Reset Status Register (RSTSTAT) .................................... 987
21.3.48
SSI Data Control Register (SSI) ....................................................................... 987
21.3.49
Interrupt Flag Register (INTHOLD)................................................................. 990
21.3.50
Interrupt Source Mask Control Register (INHINT) .......................................... 991
21.3.51
Buffer Control Register (RINGBUFCTL) ........................................................ 992
21.3.52
CD-ROM Decoder Stream Data Input Register (STRMDIN0) ........................ 993
21.3.53
CD-ROM Decoder Stream Data Input Register (STRMDIN1) ........................ 993
21.3.54
CD-ROM Decoder Stream Data Input Register (STRMDIN2) ........................ 994
21.3.55
CD-ROM Decoder Stream Data Input Register (STRMDIN3) ........................ 994
21.3.56
CD-ROM Decoder Stream Data Output Register (STRMDOUT0).................. 995
21.3.57
CD-ROM Decoder Stream Data Output Register (STRMDOUT1).................. 995
21.4
Operation .......................................................................................................................... 996
21.4.1
Endian Conversion for Data in the Input Stream .............................................. 996
21.4.2
Sync Code Maintenance Function .................................................................... 997
21.4.3
Error Correction .............................................................................................. 1002
21.4.4
Automatic Decoding Stop Function................................................................ 1003
21.4.5
Buffering Format ............................................................................................ 1004
21.4.6
Target-Sector Buffering Function ................................................................... 1006
21.5
Interrupt Sources............................................................................................................. 1008
21.5.1
Interrupt and DMA Transfer Request Signals................................................. 1008
21.5.2
Timing of Status Registers Updates................................................................ 1010
21.6
Usage Notes .................................................................................................................... 1010
21.6.1
Stopping and Resuming Buffering Alone During Decoding .......................... 1010
21.6.2
When CROMST0 Status Register Bits are Set ............................................... 1010
21.6.3
Link Blocks..................................................................................................... 1010
21.6.4
Reading from the STRMDOUT0 and STRMDOUT1 Registers .................... 1011
21.6.5
Stopping and Resuming CD-DSP Operation .................................................. 1012
Section 22 A/D Converter (ADC)....................................................................1013
22.1
Features........................................................................................................................... 1013
22.2
Input/Output Pins ............................................................................................................ 1015
22.3
Register Configuration.................................................................................................... 1016
22.3.1
A/D Data Registers A to H (ADDRA to ADDRH) ........................................ 1016
22.3.2
A/D Control/Status Register (ADCSR) .......................................................... 1018
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