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參數(shù)資料
| 型號： | DS72611RP80FPV |
| 廠商： | Renesas Electronics America |
| 文件頁數(shù)： | 210/226頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC SUPERH MPU ROMLESS 176LQFP |
| 產品培訓模塊： | CAN Basics Part-1 CAN Basics Part-2 Electromagnetic Noise Reduction Techniques Part 1 |
| 標準包裝： | 1 |
| 系列： | SuperH® SH7200 |
| 核心處理器： | SH-2A |
| 芯體尺寸： | 32-位 |
| 速度： | 80MHz |
| 連通性： | CAN，EBI/EMI，F(xiàn)IFO，I²C，SCI，串行聲控 |
| 外圍設備： | DMA，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 104 |
| 程序存儲器類型： | ROMless |
| RAM 容量： | 32K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 數(shù)據(jù)轉換器： | A/D 8x10b; D/A 2x8b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 176-LQFP |
| 包裝： | 托盤 |
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Section 1 Overview
R01UH0025EJ0300 Rev. 3.00
Page 1 of 1336
Sep 24, 2010
SH7261 Group
Section 1 Overview
1.1
SH7261 Group Features
This LSI is a single-chip RISC (Reduced Instruction Set Computer) microprocessor that integrates
a Renesas original RISC CPU core with peripheral functions required for system configuration.
The CPU incorporated in this LSI is the SH-2A CPU, which features upward compatibility on the
object code level with the SH-1, SH-2, and SH-2E microcomputers. The CPU has a RISC-type
instruction set and employs a superscalar architecture and the Harvard architecture, which greatly
improves instruction execution speed. In addition, the 32-bit internal-bus architecture independent
of the bus for the direct memory access controller (DMAC) enhances data processing power. This
CPU realizes low-cost, high-performance, and high-functioning systems for applications such as
high-speed realtime control, which has been next to impossible with the conventional
microcomputers.
This LSI has a floating-point unit and a cache.
In addition, this LSI includes on-chip peripheral functions necessary for system configuration,
such as, 32-Kbyte RAM for high-speed operation, a controller area network (RCAN-ET)*
1,
IEBus
TM*2 controller (IEB)*3, CD-ROM decoder (ROM-DEC), a serial sound interface (SSI), a
serial communication interface with FIFO (SCIF), I
2C bus interface 3 (IIC3), a multi-function
timer pulse unit 2 (MTU2), an 8-bit timer (TMR), a realtime clock (RTC), an A/D converter, a
D/A converter, an interrupt controller (INTC), I/O ports, and advanced user debugger II (AUD-II).
This LSI also provides an external memory access support function to enable direct connection to
various memory devices or peripheral LSIs. These on-chip functions significantly reduce costs of
designing and manufacturing application systems.
The features of this LSI are listed in table 1.1.
Notes: 1. R5S72611 and R5S72613 support this function.
2. The IEBus
TM (Inter Equipment BusTM) is a trademark of Renesas Electronics
Corporation.
3. R5S72612 and R5S72613 support this function.
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