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參數(shù)資料
| 型號： | DSD1792DB |
| 廠商： | Texas Instruments |
| 文件頁數(shù)： | 20/57頁 |
| 文件大小： | 0K |
| 描述： | IC 24BIT STEREO AUD DAC 28-SSOP |
| 產(chǎn)品培訓(xùn)模塊： | Data Converter Basics |
| 標(biāo)準(zhǔn)包裝： | 47 |
| 位數(shù)： | 24 |
| 數(shù)據(jù)接口： | 串行 |
| 轉(zhuǎn)換器數(shù)目： | 2 |
| 電壓電源： | 模擬和數(shù)字 |
| 功率耗散（最大）： | 335mW |
| 工作溫度： | -25°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-SSOP（0.209"，5.30mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 28-SSOP |
| 包裝： | 管件 |
| 輸出數(shù)目和類型： | 4 電流，單極 |
| 采樣率（每秒）： | 200k |
| 產(chǎn)品目錄頁面： | 902 (CN2011-ZH PDF) |
| 其它名稱： | 296-15310-5 |
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DSD1792
SLES067B MARCH 2003 REVISED NOVEMBER 2006
www.ti.com
27
OS[1:0]: Delta-Sigma Oversampling Rate Selection
These bits are available for read and write.
Default value: 00
OS[1:0]
Operation Speed Select
00
64 times fS (default)
01
32 times fS
10
128 times fS
11
Reserved
The OS bits are used to change the oversampling rate of delta-sigma modulation. Use of this function enables the designer
to stabilize the conditions at the post low-pass filter for different sampling rates. As an application example, programming
to set 128 times in 44.1-kHz operation, 64 times in 96-kHz operation, and 32 times in 192-kHz operation allows the use
of only a single type (cutoff frequency) of post low-pass filter. The 128 fS oversampling rate is not available at sampling rates
above 100 kHz. If the 128 fS oversampling rate is selected, a system clock of more than 256 fS is required.
In DSD mode, these bits are used to select the speed of the bit clock for DSD data coming into the analog FIR filter.
B15
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
Register 21
R/W
0
1
0
1
0
1
RSV
DZ1
DZ0
PCMZ
R/W: Read/Write Mode Select
When R/W = 0, a write operation is performed.
When R/W = 1, a read operation is performed.
Default value: 0
DZ[1:0]: DSD Zero Output Enable
These bits are available for read and write.
Default value: 00
DZ[1:0]
Zero Output Enable
00
Disabled (default)
01
Even pattern detect
1x
96H pattern detect
The DZ bits are used to enable or disable the output zero flags, and to select the zero pattern in the DSD mode. The
DSD1792 sets zero flags when the 1 and 0 data are even in every 8 bits of DSD input data, or the DSD input data is 1001
0110 continuously for 200 ms.
PCMZ: PCM Zero Output Enable
These bits are available for read and write.
Default value: 1
PCMZ = 0
PCM zero output disabled
PCMZ = 1
PCM zero output enabled (default)
The PCMZ bit is used to enable or disable the output zero flags in the PCM mode and the external DF mode. The DSD1792
sets the zero flags when the input data is continuously zero for 1024 LRCKs in the PCM mode or 1024 WDCKs in the
external filter mode.
B15
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
Register 22
R
0
1
0
1
0
RSV
ZFGR
ZFGL
R: Read Mode Select
Value is always 1, specifying the readback mode.
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PDF描述 |
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參數(shù)描述 |
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