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參數(shù)資料
| 型號(hào)： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號(hào)處理器 |
| 文件頁(yè)數(shù)： | 141/373頁(yè) |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
85
4 Hardware Architecture
(continued)
4.13 Direct Memory Access Unit
(DMAU)
(continued)
4.13.3 Data Structures
(continued)
4.13.3.3 Memory-to-Memory Block Transfers (MMT
Channels)
Figure 22
illustrates a memory-to-memory block trans-
fer using an MMT channel. See
Section 4.13.6
for
more information about MMT channels. See
Section 4.13.9.3
for an example of a memory-to-mem-
ory block data transfer using an MMT channel.
Memory-to-memory block data structures for data
transfers use address, limit, counter, and control regis-
ters associated with the MMT channel transferring the
data between two memories.
DADD
4—5
and
SADD
4—5
must initialize the corresponding destination and
source address registers to the top of the input (desti-
nation) and output (source) blocks located in
The user software
memory. The DMAU automatically updates these reg-
isters as the transfer proceeds.
LIM
4—5
The user software must initialize the corre-
sponding limit register with the dimensions of the array.
The number of rows (or elements) is r Therefore, the
user software writes r
–
1 to LASTROW[12:0]. The
array is structured as one column (one buffer). There-
fore, the user software writes zero to LASTCOL[6:0].
DCNT
4—5
and
SCNT
4—5
destination and source count registers contain the row
and column counters for memory-to-memory block
transfers. The user software must initially clear these
registers. The DMAU automatically clears these regis-
ters upon the completion of an MMT source transfer,
and updates these registers as the source transfer pro-
ceeds.
CTL
4—5
The user software must write the control
register with SIGCON[2:0] set to a value that defines
when interrupts are generated.
The corresponding
DMCON0
sponding TRIGGER[5:4] field in
DMCON0
to enable
MMT transfers.
The user software must set the corre-
Memory-to-Memory Block Transfer
Figure 22. Memory-to-Memory Block Transfer
4.13.4 The PIU Addressing Bypass Channel
If the PIUDIS field (
DMCON1
[6]—
Table 32 on page 71
) is cleared, a host microprocessor connected to the
DSP16410B PIU port can gain access to the entire memory space of the DSP16410B. The access is arbitrated by
the DMAU. If PIUDIS is set to one, PIU requests are ignored by the DMAU.
All PIU transactions are handled through the addressing bypass channel. Host requests are independent of both
cores and add no overhead to core processing. The host can issue commands, read status information, read and
write DSP16410B memory, and send messages via the host parallel port. Specific transactions are accomplished
by host commands issued to the PIU. See
Section 4.15.5
for more details.
DESTINATION ARRAY
SOURCE ARRAY
TRANSFER
INITIAL VALUE
OF DADD
4—5
INITIAL VALUE
OF SADD
4—5
TRANSFER
1/2 COMPLETE
ROW=0
ROW=1
ROW=r–1
ROW=(r–1)>>1
C
ROW=0
ROW=1
ROW=r–1
ROW=(r–1)>>1
C
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