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參數(shù)資料
| 型號： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號處理器 |
| 文件頁數(shù)： | 68/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
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List of Tables
(continued)
Table
Page
Data Sheet
June 2001
DSP16410B Digital Signal Processor
12
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
Table 154.
pllcon
(Phase-Lock Loop Control) Register................................................................................... 240
Table 155.
pllfrq
(Phase-Lock Loop Frequency Control) Register .................................................................. 240
Table 156.
plldly
(Phase-Lock Loop Delay Control) Register.......................................................................... 240
Table 157.
psw0
(Processor Status Word 0) Register..................................................................................... 241
Table 158.
psw1
(Processor Status Word 1) Register..................................................................................... 242
Table 159.
sbit
(BIO Status/Control) Register ................................................................................................. 243
Table 160.
signal
(Core-to-Core Signal) Register ........................................................................................... 243
Table 161.
timer0c
and
timer1c
(TIMER
0,1
Control) Registers................................................................... 244
Table 162.
timer0
and
timer1
(TIMER
0,1
Running Count) Registers .......................................................... 245
Table 163.
vsw
(Viterbi Support Word) Register.............................................................................................. 245
Table 164. Core Register States After Reset—40-Bit Registers...................................................................... 246
Table 165. Core Register States After Reset—32-Bit Registers...................................................................... 246
Table 166. Core Register States After Reset—20-Bit Registers...................................................................... 247
Table 167. Core Register States After Reset—16-Bit Registers...................................................................... 247
Table 168. Off-Core (Peripheral) Register Reset Values................................................................................. 247
Table 169. Memory-Mapped Register Reset Values—32-Bit Registers .......................................................... 248
Table 170. Memory-Mapped Register Reset Values—20-Bit Registers .......................................................... 248
Table 171. Memory-Mapped Register Reset Values—16-Bit Registers .......................................................... 248
Table 172. RB Field.......................................................................................................................................... 249
Table 173. 208-Ball PBGA Ball Assignments Sorted Alphabetically by Symbol.............................................. 251
Table 174. 256-Ball EBGA Ball Assignments Sorted Alphabetically by Symbol.............................................. 254
Table 175. Absolute Maximum Ratings for Supply Pins................................................................................... 265
Table 176. Recommended Operating Conditions ............................................................................................ 265
Table 177. Package Thermal Considerations .................................................................................................. 266
Table 178. Electrical Characteristics and Requirements.................................................................................. 267
Table 179. Typical Internal Power Dissipation at 1.8 V.................................................................................... 271
Table 180. Typical I/O Power Dissipation at 3.3 V........................................................................................... 272
Table 181. Power Sequencing Recommendations .......................................................................................... 274
Table 182. Reference Voltage Level for Timing Characteristics and Requirements for Inputs and Outputs ... 276
Table 183. PLL Requirements.......................................................................................................................... 277
Table 184. Wake-Up Latency........................................................................................................................... 278
Table 185. Timing Requirements for Input Clock............................................................................................. 279
Table 186. Timing Characteristics for Output Clock......................................................................................... 279
Table 187. Timing Requirements for Powerup and Device Reset.................................................................... 280
Table 188. Timing Characteristics for Device Reset ........................................................................................ 280
Table 189. Timing Requirements for Reset Synchronization Timing ............................................................... 281
Table 190. Timing Requirements for JTAG I/O................................................................................................ 282
Table 191. Timing Characteristics for JTAG I/O............................................................................................... 282
Table 192. Timing Requirements for Interrupt and Trap .................................................................................. 283
Table 193. Timing Requirements for BIO Input Read ...................................................................................... 284
Table 194. Timing Characteristics for BIO Output............................................................................................ 284
Table 195. Timing Characteristics for ERWN and Memory Enables................................................................ 285
Table 196. Timing Requirements for EREQN .................................................................................................. 286
Table 197. Timing Characteristics for EACKN and SEMI Bus Disable ............................................................ 286
Table 198. Timing Requirements for Asynchronous Memory Read Operations .............................................. 287
Table 199. Timing Characteristics for Asynchronous Memory Read Operations............................................. 287
Table 200. Timing Characteristics for Asynchronous Memory Write Operations............................................. 288
Table 201. Timing Requirements for Synchronous Read Operations.............................................................. 289
Table 202. Timing Characteristics for Synchronous Read Operations............................................................. 289
Table 203. Timing Characteristics for Synchronous Write Operations............................................................. 290
Table 204. Timing Requirements for ERDY Pin............................................................................................... 291
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