- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄377000 > DSP16410C TVS 400W 7.0V UNIDIRECT SMA PDF資料下載
參數(shù)資料
| 型號： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號處理器 |
| 文件頁數(shù)： | 254/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁當前第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁第304頁第305頁第306頁第307頁第308頁第309頁第310頁第311頁第312頁第313頁第314頁第315頁第316頁第317頁第318頁第319頁第320頁第321頁第322頁第323頁第324頁第325頁第326頁第327頁第328頁第329頁第330頁第331頁第332頁第333頁第334頁第335頁第336頁第337頁第338頁第339頁第340頁第341頁第342頁第343頁第344頁第345頁第346頁第347頁第348頁第349頁第350頁第351頁第352頁第353頁第354頁第355頁第356頁第357頁第358頁第359頁第360頁第361頁第362頁第363頁第364頁第365頁第366頁第367頁第368頁第369頁第370頁第371頁第372頁第373頁
Data Sheet
June 2001
DSP16410B Digital Signal Processor
198
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
4 Hardware Architecture
(continued)
4.18 Clock Synthesis
Figure 55
is a block diagram of the clock synthesizer, or
phase-lock loop (PLL). CORE0 enables, selects, and
configures the PLL by writing to three registers,
pllcon
,
pllfrq
, and
plldly
(see
Section 4.18.3 on page 199
).
pllcon
is used to enable and select the PLL clock syn-
thesizer (see
Section 4.17
).
pllfrq
determines the fre-
quency multiplier of the PLL (see
Section 4.18.1
).
Before selecting the PLL as the clock source, the user
program must first enable (power up) the PLL by set-
ting the PLLEN field (
pllcon
[1]) and then wait for the
PLL to lock.
plldly
is used for PLL LOCK flag genera-
tion (see
Section 4.18.2
).
4.18.1 PLL Operating Frequency
The PLL-synthesized clock frequency is determined by
the fields of the
pllfrq
register. The synthesized clock
frequency is calculated as:
In the formula above, f
SYN
is the frequency of the clock
generated by the PLL, (M + 2) is the frequency multi-
plier, (D + 2) is the feedback divisor, and f(OD) is the
output frequency divisor. The values of M, D, and f(OD)
are determined by the M[8:0], D[4:0], and OD[1:0]
fields of
pllfrq
as defined in
Table 123 on page 199
.
Table 183 on page 277
specifies the minimum and
maximum values for the input clock frequency (f
CKI
),
the divided input clock frequency (f
CKI
/(D + 2)), and the
VCO output frequency (f
VCO
). The values of M, D, and
f(OD) must be chosen to meet these requirements.
4.18.2 PLL LOCK Flag Generation
The DSP16410B does not provide a PLL-generated
status flag that indicates when the PLL has locked.
Instead, a user-programmable register,
plldly
(
Table 124 on page 199
), and an associated delay
counter is used for this purpose. If the
pllcon
register is
written to enable the PLL, the delay counter is loaded
with the value in
plldly
. The PLL decrements this
counter for each subsequent cycle of the DSP input
clock (CKI). When the counter reaches zero, the LOCK
status flag is asserted. The state of the LOCK flag can
be tested by conditional instructions (
Section 6.1.1
)
and is also visible in the
alf
register (
Table 140 on
page 232
). The LOCK flag is cleared by a device reset
or a write to the
pllcon
register.
The PLL requires 0.5 ms to achieve lock. The applica-
tion software should set the
plldly
register to a value
that produces a minimum delay of 0.5 ms. The register
setting needed to achieve this delay is dependent on
the frequency of the input clock (CKI). The pro-
grammed value for
plldly
that results in a countdown
delay of 0.5 ms is the following:
plldly
= 500 x f
CKI
where f
CKI
is the input clock frequency in MHz.
See
Section 4.18.4
for PLL programming examples
that include the use of
plldly
.
Figure 55. Clock Synthesizer (PLL) Block Diagram
f
SYN
f
CKI
M
2
)
D
+
(
)
f OD
)
-------------------+
=
PLL
f
CKI
D
M
÷
(M + 2)
÷(
D + 2)
PHASE
DETECTOR
CHARGE
PUMP
VCO
CKI
f
SYN
PLLEN
(pllcon[1])
(pllfrq[13:9])
(pllfrq[8:0])
÷
f(OD)
OD
(pllfrq[15:14])
f
VCO
相關PDF資料 |
PDF描述 |
|---|---|
| DSP16410 | 16-bit fixed point DSP with Flash |
| DSP25-16AR | Phase-leg Rectifier Diode |
| DSP25 | Phase-leg Rectifier Diode |
| DSP25-12A | Phase-leg Rectifier Diode |
| DSP25-12AT | Phase-leg Rectifier Diode |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| DSP16410CG | 制造商:AGERE 制造商全稱:AGERE 功能描述:DSP16410CG Digital Signal Processor |
| DSP16411 | 制造商:AGERE 制造商全稱:AGERE 功能描述:DSP16411 Digital Signal Processor |
| DSP1643 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Telecommunication IC |
| DSP1648C | 制造商:AGERE 制造商全稱:AGERE 功能描述:Host-Based Controller V.92 Modem Chip Set |
| DSP1675TV2RDD12VDB | 制造商:Agere Systems 功能描述: |
發(fā)布緊急采購，3分鐘左右您將得到回復。
