Operating Conditions: " />
參數(shù)資料
型號(hào)： DSP56F801EVM
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 21/48頁(yè)
文件大?。?/td> 0K
描述： KIT EVALUATION FOR DSP56F801
標(biāo)準(zhǔn)包裝： 1
56F801 Technical Data, Rev. 17
28
Freescale Semiconductor
3.5.5
Phase Locked Loop Timing
Table 3-10 PLL Timing
Operating Conditions: V
SS = VSSA = 0 V, VDD = VDDA = 3.0–3.6 V, TA = –40° to +85°C
Characteristic
Symbol
Min
Typ
Max
Unit
External reference crystal frequency for the PLL1
1.
An externally supplied reference clock should be as free as possible from any phase jitter for the PLL to work
correctly. The PLL is optimized for 8MHz input crystal.
2.
ZCLK may not exceed 80MHz. For additional information on ZCLK and fout/2, please refer to the OCCS chapter in the
User Manual. ZCLK = fop
3.
Will not exceed 60MHz for the DSP56F801FA60 device.
4.
This is the minimum time required after the PLL setup is changed to ensure reliable operation.
fosc
48
10
MHz
PLL output frequency2
fout/2
40
—
803
MHz
PLL stabilization time4 0o to +85oC
tplls
—10—
ms
PLL stabilization time4 -40o to 0oC
tplls
—
100
200
ms
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PDF描述
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