Table 3-16 JTA" />
參數(shù)資料
型號： DSP56F801EVM
廠商： Freescale Semiconductor
文件頁數(shù)： 32/48頁
文件大?。?/td> 0K
描述： KIT EVALUATION FOR DSP56F801
標(biāo)準(zhǔn)包裝： 1
56F801 Technical Data, Rev. 17
38
Freescale Semiconductor
3.11 JTAG Timing
Figure 3-27 Test Clock Input Timing Diagram
Table 3-16 JTAG Timing 1, 3
Operating Conditions: V
SS = VSSA = 0 V, VDD = VDDA = 3.0–3.6 V, TA = –40° to +85°C, CL ≤ 50pF
1.
Timing is both wait state and frequency dependent. For the values listed, T = clock cycle. For 80MHz
operation, T = 12.5ns.
Characteristic
Symbol
Min
Max
Unit
TCK frequency of operation2
2.
TCK frequency of operation must be less than 1/8 the processor rate.
3.
Parameters listed are guaranteed by design.
fOP
DC
10
MHz
TCK cycle time
tCY
100
—
ns
TCK clock pulse width
tPW
50
—
ns
TMS, TDI data setup time
tDS
0.4
—
ns
TMS, TDI data hold time
tDH
1.2
—
ns
TCK low to TDO data valid
tDV
—
26.6
ns
TCK low to TDO tri-state
tTS
—
23.5
ns
TRST assertion time
tTRST
50
—
ns
DE assertion time
tDE
8T
—
ns
TCK
(Input)
VM
VIL
VM = VIL + (VIH – VIL)/2
VM
VIH
tPW
tCY
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PDF描述
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