參數(shù)資料
型號(hào)： DSP56F805E
廠商： 飛思卡爾半導(dǎo)體(中國(guó))有限公司
英文描述： 16-bit Digital Signal Controllers
中文描述： 16位數(shù)字信號(hào)控制器
文件頁(yè)數(shù)： 44/56頁(yè)
文件大?。?/td> 415K
代理商： DSP56F805E
56F805
Technical Data, Rev. 15
44
Freescale Semiconductor
Figure 3-28 Bus Wakeup Detection
3.14 JTAG Timing
Figure 3-29 Test Clock Input Timing Diagram
Table 3-18 JTAG Timing
1, 3
Operating Conditions: V
SS
= V
SSA
= 0 V, V
DD
= V
DDA
= 3.0–3.6 V, T
A
= –40
°
to +85
°
C, C
L
≤
50pF, f
OP
= 80MHz
1.
Timing is both wait state- and frequency-dependent. For the values listed, T = clock cycle. For 80MHz operation,
T = 12.5ns.
Characteristic
Symbol
Min
Max
Unit
TCK frequency of operation
2
2.
TCK frequency of operation must be less than 1/8 the processor rate.
3.
Parameters listed are guaranteed by design.
f
OP
DC
10
MHz
TCK cycle time
t
CY
100
—
ns
TCK clock pulse width
t
PW
50
—
ns
TMS, TDI data set-up time
t
DS
0.4
—
ns
TMS, TDI data hold time
t
DH
1.2
—
ns
TCK low to TDO data valid
t
DV
—
26.6
ns
TCK low to TDO tri-state
t
TS
—
23.5
ns
TRST assertion time
t
TRST
50
—
ns
DE assertion time
t
DE
4T
—
ns
MSCAN_RX
CAN receive
data pin
(Input)
T
WAKEUP
TCK
(Input)
V
M
V
IL
V
M
= V
IL
+ (V
IH
– V
IL
)/2
V
M
V
IH
t
PW
t
PW
t
CY
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PDF描述
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