參數(shù)資料
型號(hào)： E5530H-230-S8
廠商： ATMEL CORP
元件分類(lèi)： 通信及網(wǎng)絡(luò)
英文描述： SPECIALTY TELECOM CIRCUIT, PDSO8
封裝： SO-8
文件頁(yè)數(shù)： 406/1069頁(yè)
文件大?。?/td> 14303K
代理商： E5530H-230-S8
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406
SAM4CP [DATASHEET]
43051E–ATPL–08/14
26.3
Special Bus Granting Mechanism
The Bus Matrix provides some speculative bus granting techniques in order to anticipate access requests from masters.
This mechanism reduces latency at first access of a burst, or for a single transfer, as long as the slave is free from any
other master access. However, the technique does not provide any benefit if the slave is continuously accessed by more
than one master, since arbitration is pipelined and has no negative effect on the slave bandwidth or access latency.
This bus granting mechanism sets a different default master for every slave.
At the end of the current access, if no other request is pending, the slave remains connected to its associated default
master. A slave can be associated with three kinds of default masters:
No default master
Last access master
Fixed default master
To change from one type of default master to another, the Bus Matrix user interface provides Slave Configuration
registers, one for every slave which set a default master for each slave. The Slave Configuration register contains two
fields to manage master selection: DEFMSTR_TYPE and FIXED_DEFMSTR. The 2-bit DEFMSTR_TYPE field selects
the default master type (no default, last access master, fixed default master), whereas the 4-bit FIXED_DEFMSTR field
selects a fixed default master provided that DEFMSTR_TYPE is set to fixed default master. Refer to
Section 26.9.2 “Bus
Matrix Slave Configuration Registers” on page 413
.
26.4
No Default Master
After the end of the current access, if no other request is pending, the slave is disconnected from all masters.
This configuration incurs one latency clock cycle for the first access of a burst after bus Idle. Arbitration without the
default master may be used for masters that perform significant bursts or several transfers with no Idle in between, or if
the slave bus bandwidth is widely used by one or more masters.
This configuration provides no benefit on access latency or bandwidth when reaching maximum slave bus throughput
regardless of the number of requesting masters.
26.5
Last Access Master
After the end of the current access, if no other request is pending, the slave remains connected to the last master that
performed an access request.
This allows the Bus Matrix to remove the one latency cycle for the last master that accessed the slave. Other non
privileged masters still get one latency clock cycle if they need to access the same slave. This technique is used for
masters that perform single accesses or short bursts with some idle cycles in between.
This configuration provides no benefit on access latency or bandwidth when reaching maximum slave bus throughput
whatever is the number of requesting masters.
26.6
Fixed Default Master
After the end of the current access, if no other request is pending, the slave connects to its fixed default master. Unlike
the last access master, the fixed default master does not change unless the user modifies it by software
(FIXED_DEFMSTR field of the related MATRIX_SCFG).
This allows the Bus Matrix arbiters to remove the one latency clock cycle for the fixed default master of the slave. All
requests attempted by the fixed default master do not cause any arbitration latency, whereas other non-privileged
masters will get one latency cycle. This technique is used for a master that mainly performs single accesses or short
bursts with idle cycles in between.
This configuration provides no benefit on access latency or bandwidth when reaching maximum slave bus throughput,
regardless of the number of requesting masters.
相關(guān)PDF資料
PDF描述
E5530H-230-DOW SPECIALTY TELECOM CIRCUIT, UUC
ECM2A5C3A12-29.939MTR QUARTZ CRYSTAL RESONATOR, 29.939 MHz
ECM2A5C3A32-34.400M QUARTZ CRYSTAL RESONATOR, 34.4 MHz
ED1702N NPN general purpose transistor
ED1702O NPN general purpose transistor
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
E5530H-232-DIT 制造商:TEMIC 制造商全稱(chēng):TEMIC Semiconductors 功能描述:128-Bit IDIC for Radio Frequency Identification
e5530H-232-DOW 功能描述:射頻無(wú)線雜項(xiàng) Read only transponder RoHS:否 制造商:Texas Instruments 工作頻率:112 kHz to 205 kHz 電源電壓-最大:3.6 V 電源電壓-最小:3 V 電源電流:8 mA 最大功率耗散: 工作溫度范圍:- 40 C to + 110 C 封裝 / 箱體:VQFN-48 封裝:Reel
E5530H-232-S8 功能描述:IC IDIC READ-ONLY 128BIT 8-SOIC RoHS:否 類(lèi)別:RF/IF 和 RFID >> RFID IC 系列:E5530 其它有關(guān)文件:CR14 View All Specifications 標(biāo)準(zhǔn)包裝:1 系列:- RF 型:收發(fā)器 頻率:13.56MHz 特點(diǎn):ISO14443-B 封裝/外殼:16-SOIC（0.154"，3.90mm 寬） 供應(yīng)商設(shè)備封裝:16-SO 包裝:Digi-Reel® 其它名稱(chēng):497-5719-6
E5530H-ZZZ-DIT 制造商:TEMIC 制造商全稱(chēng):TEMIC Semiconductors 功能描述:128-Bit IDIC for Radio Frequency Identification
E5530H-ZZZ-DOW 制造商:TEMIC 制造商全稱(chēng):TEMIC Semiconductors 功能描述:128-Bit IDIC for Radio Frequency Identification
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