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參數資料
| 型號： | EDE2104ABSE-5C-E |
| 廠商： | ELPIDA MEMORY INC |
| 元件分類： | DRAM |
| 英文描述： | 2G bits DDR2 SDRAM |
| 中文描述： | 512M X 4 DDR DRAM, 0.5 ns, PBGA68 |
| 封裝： | ROHS COMPLIANT, FBGA-68 |
| 文件頁數： | 14/81頁 |
| 文件大?。?/td> | 604K |
| 代理商： | EDE2104ABSE-5C-E |
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EDE2104ABSE, EDE2108ABSE
Preliminary Data Sheet E1196E10 (Ver. 1.0)
14
AC Characteristics (TC = 0
°
C to +85
°
C, VDD, VDDQ = 1.8V
±
0.1V, VSS, VSSQ = 0V) [DDR2-800, 667]
New units tCK(avg) and nCK, are introduced in DDR2-800 and DDR2-667
tCK(avg): actual tCK(avg) of the input clock under operation.
nCK: one clock cycle of the input clock, counting the actual clock edges.
-8G
-6E
Speed bin
DDR2-800 (6-6-6)
DDR2-667 (5-5-5)
Parameter
Symbol
min.
max.
min.
max.
Unit
Notes
Active to read or write command
delay
Precharge command period
Active to active/auto-refresh
command time
DQ output access time from CK, /CK tAC
DQS output access time from CK,
/CK
tRCD
15
15
ns
tRP
15
15
ns
tRC
60
60
ns
400
+
400
450
+450
ps
10
tDQSCK
350
+
350
400
+400
ps
10
CK high-level width
tCH (avg)
0.48
0.52
0.48
0.52
tCK
(avg)
tCK
(avg)
13
CK low-level width
tCL(avg)
0.48
0.52
0.48
0.52
13
CK half period
tHP
Min. (tCL(abs),
tCH(abs))
Min.(tCL(abs),
tCH(abs))
ps
6, 13
Clock cycle time
(CL = 6)
(CL = 5)
tCK (avg)
2500
8000
3000
8000
ps
13
tCK (avg)
3000
8000
3000
8000
ps
13
(CL = 4)
tCK (avg)
3750
8000
3750
8000
ps
13
(CL = 3)
tCK (avg)
5000
8000
5000
8000
ps
13
DQ and DM input hold time
tDH (base) 125
175
ps
5
DQ and DM input setup time
Control and Address input pulse
width for each input
DQ and DM input pulse width for
each input
Data-out high-impedance time from
CK,/CK
DQS, /DQS low-impedance time from
CK,/CK
DQ low-impedance time from CK,/CK tLZ (DQ)
DQS-DQ skew for DQS and
associated DQ signals
DQ hold skew factor
tDS (base) 50
100
ps
tCK
(avg)
tCK
(avg)
4
tIPW
0.6
0.6
tDIPW
0.35
0.35
tHZ
tAC max.
tAC max. ps
10
tLZ (DQS) tAC min.
tAC max.
tAC min.
tAC max. ps
10
2
×
tAC min.
tAC max.
2
×
tAC min.
tAC max. ps
10
tDQSQ
200
240
ps
tQHS
300
340
ps
7
DQ/DQS output hold time from DQS tQH
DQS latching rising transitions to
associated clock edges
tHP – tQHS
tHP – tQHS
ps
tCK
(avg)
tCK
(avg)
tCK
(avg)
tCK
(avg)
tCK
(avg)
8
tDQSS
0.25
+
0.25
0.25
+
0.25
DQS input high pulse width
tDQSH
0.35
0.35
DQS input low pulse width
tDQSL
0.35
0.35
DQS falling edge to CK setup time
tDSS
0.2
0.2
DQS falling edge hold time from CK
tDSH
0.2
0.2
Mode register set command cycle
time
tMRD
2
2
nCK
Write postamble
tWPST
0.4
0.6
0.4
0.6
tCK
(avg)
相關PDF資料 |
PDF描述 |
|---|---|
| EDE2104ABSE-6E-E | 2G bits DDR2 SDRAM |
| EDE2104ABSE-8G-E | 2G bits DDR2 SDRAM |
| EDE2108ABSE | 2G bits DDR2 SDRAM |
| EDE2108ABSE-5C-E | 2G bits DDR2 SDRAM |
| EDE2108ABSE-6E-E | 2G bits DDR2 SDRAM |
相關代理商/技術參數 |
參數描述 |
|---|---|
| EDE2104ABSE-6E-E | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:2G bits DDR2 SDRAM |
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