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參數(shù)資料
| 型號： | EP20K100EQI240-2X |
| 廠商： | Altera |
| 文件頁數(shù)： | 16/117頁 |
| 文件大小： | 0K |
| 描述： | IC APEX 20KE FPGA 100K 240-PQFP |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | APEX-20K® |
| LAB/CLB數(shù)： | 416 |
| 邏輯元件/單元數(shù)： | 4160 |
| RAM 位總計： | 53248 |
| 輸入/輸出數(shù)： | 183 |
| 門數(shù)： | 263000 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 240-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 240-PQFP（32x32） |
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112
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Tables 109 and 110 show selectable I/O standard input and output
delays for APEX 20KE devices. If you select an I/O standard input or
output delay other than LVCMOS, add or subtract the selected speed
grade to or from the LVCMOS value.
Table 108. EP20K1500E External Bidirectional Timing Parameters
Symbol
-1 Speed Grade
-2 Speed Grade
-3 Speed Grade
Unit
Min
Max
Min
Max
Min
Max
tINSUB I DIR
3.47
3.68
3.99
ns
tINHBIDIR
0.00
ns
tOUTC OBIDIR
2.00
6.18
2.00
6.81
2.00
7.36
ns
tXZB I DIR
6.91
7.62
8.38
ns
tZXB I DIR
6.91
7.62
8.38
ns
tINSUB I DIRPL L
3.05
3.26
ns
tINHBIDIRP L L
0.00
ns
tOUTC OBIDIRP LL
0.50
2.67
0.50
2.99
ns
tXZB I DIRPL L
3.41
3.80
ns
tZXB I DIRPL L
3.41
3.80
ns
Table 109. Selectable I/O Standard Input Delays
Symbol
-1 Speed Grade
-2 Speed Grade
-3 Speed Grade
Unit
Min
Max
Min
Max
Min
Max
Min
LVCMOS
0.00
ns
LVTTL
0.00
ns
2.5 V
0.00
0.04
0.05
ns
1.8 V
–0.11
0.03
0.04
ns
PCI
0.01
0.09
0.10
ns
GTL+
–0.24
–0.23
–0.19
ns
SSTL-3 Class I
–0.32
–0.21
–0.47
ns
SSTL-3 Class II
–0.08
0.03
–0.23
ns
SSTL-2 Class I
–0.17
–0.06
–0.32
ns
SSTL-2 Class II
–0.16
–0.05
–0.31
ns
LVDS
–0.12
ns
CTT
0.00
ns
AGP
0.00
ns
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PDF描述 |
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參數(shù)描述 |
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| EP20K100ERC208-3ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K100ERC240-1ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
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