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參數(shù)資料
| 型號： | EP20K300EFC672-2 |
| 廠商： | Altera |
| 文件頁數(shù)： | 64/117頁 |
| 文件大小： | 0K |
| 描述： | IC APEX 20KE FPGA 300K 672-FBGA |
| 產(chǎn)品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 40 |
| 系列： | APEX-20K® |
| LAB/CLB數(shù)： | 1152 |
| 邏輯元件/單元數(shù)： | 11520 |
| RAM 位總計： | 147456 |
| 輸入/輸出數(shù)： | 408 |
| 門數(shù)： | 728000 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 672-BBGA |
| 供應商設(shè)備封裝： | 672-BGA（27x27） |
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50
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Figure 30. Specifications for the Incoming & Generated Clocks
Note to Figure 30:
(1)
The tI parameter refers to the nominal input clock period; the tO parameter refers
to the nominal output clock period.
Table 15 summarizes the APEX 20K ClockLock and ClockBoost
parameters for -1 speed-grade devices.
Input
Clock
ClockLock
Generated
Clock
f CLK1 f CLK2
f CLK4
t INDUTY
t I + t CLKDEV
t R
t F
t O
t I + t INCLKSTB
t O
tO
t JITTER
tO + t JITTER
t OUTDUTY
,,
Table 15. APEX 20K ClockLock & ClockBoost Parameters for -1 Speed-Grade Devices (Part 1 of 2)
Symbol
Parameter
Min
Max
Unit
fOUT
Output frequency
25
180
MHz
fCLK1 (1)
Input clock frequency (ClockBoost clock
multiplication factor equals 1)
25
180 (1)
MHz
fCLK2
Input clock frequency (ClockBoost clock
multiplication factor equals 2)
16
90
MHz
fCLK4
Input clock frequency (ClockBoost clock
multiplication factor equals 4)
10
48
MHz
tOUTDUTY
Duty cycle for ClockLock/ClockBoost-generated
clock
40
60
%
fCLKDEV
Input deviation from user specification in the
Quartus II software (ClockBoost clock
multiplication factor equals 1) (2)
25,000 (3)
PPM
tR
Input rise time
5
ns
tF
Input fall time
5
ns
tLOCK
Time required for ClockLock/ClockBoost to
acquire lock (4)
10
s
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