參數(shù)資料
型號: EP2AGX190FF35I5N
廠商: Altera
文件頁數(shù): 65/90頁
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描述: IC ARRIA II GX 190K 1152FBGA
產(chǎn)品培訓模塊: Three Reasons to Use FPGA's in Industrial Designs
標準包裝: 3
系列: Arria II GX
LAB/CLB數(shù): 7612
邏輯元件/單元數(shù): 181165
RAM 位總計: 10177536
輸入/輸出數(shù): 612
電源電壓: 0.87 V ~ 0.93 V
安裝類型: 表面貼裝
工作溫度: -40°C ~ 100°C
封裝/外殼: 1152-BBGA
供應商設備封裝: 1152-FBGA(27x27)
1–60
Chapter 1: Device Datasheet for Arria II Devices
Switching Characteristics
December 2013
Altera Corporation
Configuration
Table 1–50 lists the configuration mode specifications for Arria II GX and GZ devices.
JTAG Specifications
Table 1–51 lists the JTAG timing parameters and values for Arria II GX and GZ
devices.
Chip-Wide Reset (Dev_CLRn) Specifications
Table 1–52 lists the specifications for the chip-wide reset (Dev_CLRn) for Arria II GX
and GZ devices.
Table 1–50. Configuration Mode Specifications for Arria II Devices
Programming Mode
DCLK Frequency
Unit
Min
Typ
Max
Passive serial
125
MHz
Fast passive parallel
125
MHz
Fast active serial (fast clock)
17
26
40
MHz
Fast active serial (slow clock)
8.5
13
20
MHz
Remote update only in fast AS mode
10
MHz
Table 1–51. JTAG Timing Parameters and Values for Arria II Devices
Symbol
Description
Min
Max
Unit
tJCP
TCK clock period
30
ns
tJCH
TCK clock high time
14
ns
tJCL
TCK clock low time
14
ns
tJPSU (TDI)
TDI JTAG port setup time
1
ns
tJPSU (TMS)
TMS JTAG port setup time
3
ns
tJPH
JTAG port hold time
5
ns
tJPCO
JTAG port clock to output
11
ns
tJPZX
JTAG port high impedance to valid output
14
ns
tJPXZ
JTAG port valid output to high impedance
14
ns
Table 1–52. Chip-Wide Reset (Dev_CLRn) Specifications for Arria II Devices
Description
Min
Typ
Max
Unit
Dev_CLRn
500
s
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EP2AGX260EF29C5N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria II GX 10260 LABs 372 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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