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參數(shù)資料
| 型號： | EP2S30F672I4 |
| 廠商： | Altera |
| 文件頁數(shù)： | 431/768頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II FPGA 30K 672-FBGA |
| 產(chǎn)品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 10 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 1694 |
| 邏輯元件/單元數(shù)： | 33880 |
| RAM 位總計： | 1369728 |
| 輸入/輸出數(shù)： | 500 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-BGA（27x27） |
| 其它名稱： | 544-1899 EP2S30F672I4-ND |
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Altera Corporation
5–3
January 2008
Stratix II Device Handbook, Volume 2
High-Speed Differential I/O Interfaces with DPA in Stratix II and Stratix II GX Devices
Notes to Figure 5–2:
(1)
Figure 5–2 is a top view of the silicon die which corresponds to a reverse view for flip-chip packages. It is a graphical
representation only.
(2)
Depending on size of the device, different device members have different number of VREF groups. Refer to the pin
list and the Quartus II software for exact locations.
(3)
Banks 9 through 12 are enhanced PLL external clock output banks.
(4)
Horizontal I/O banks feature transceiver and DPA circuitry for high speed differential I/O standards.
(5)
Quartus II software does not support differential SSTL and differential HSTL standards at left/right I/O banks.
Refer to the “Differential Pin Placement Guidelines” on page 5–21 if you need to implement these standards at these
I/O banks.
(6)
Banks 11 and 12 are available only in EP2SGX60C/D/E, EP2SGX90E/F, and EP2SGX130G.
(7)
PLLs 7, 8, 11, and 12 are available only in EP2SGX60C/D/E, EP2SGXE/F, and EP2SGX130G.
I/O Banks 3, 4, 9, and 11 support all single-ended
I/O standards for both input and output operations.
All differential I/O standards are supported for both
input and output operations at I/O banks 9 and 11.
I/O banks 7, 8, 10 and 12 support all single-ended I/O
standards for both input and output operations. All differential
I/O standards are supported for both input and output operations
at I/O banks 10 and 12.
I/O banks 1 & 2 support LVTTL, LVCMOS,
2.5 V, 1.8 V, 1.5 V, SSTL-2, SSTL-18 class I,
LVDS, pseudo-differential SSTL-2 and pseudo-differential
SSTL-18 class I standards for both input and output
operations. HSTL, SSTL-18 class II,
pseudo-differential HSTL and pseudo-differential
SSTL-18 class II standards are only supported for
input operations. (4)
DQS
×8
DQS
×8
DQS
×8
DQS
×8
DQS
×8
DQS
×8
DQS
×8
PLL11
VREF0B3
VREF1B3
VREF2B3
VREF3B3
VREF4B3
VREF0B4
VREF1B4
VREF2B4
VREF3B4
VREF4B4
VREF4B8
VREF3B8
VREF2B8
VREF1B8
VREF0B8
VREF4B7
VREF3B7
VREF2B7
VREF1B7
VREF0B7
PLL12
DQS
×8
DQS
×8
DQS
×8
DQS
×8
DQS
×8
DQS
×8
DQS
×8DQS ×8
DQS
×8
Bank 11
VREF3B2
VREF4B2
VREF0B1
VREF2B1
VREF3B1
VREF4B1
PLL1
PLL2
Bank
1
Bank
2
Bank 3
Bank 4
Bank 12
Bank 8
Bank 7
PLL7
PLL8
PLL6
PLL5
Bank 9
Bank 10
VREF1B1
VREF0B2
VREF1B2
VREF2B2
DQS
×8
DQS
×8
This I/O bank supports LVDS
and LVPECL standards
for input clock operations. Differential HSTL
and differential SSTL standards
are supported for both input
and output operations. (3)
This I/O bank supports LVDS
and LVPECL standards for input clock operation.
Differential HSTL and differential
SSTL standards are supported
for both input and output operations. (3)
This I/O bank supports LVDS
and LVPECL standards for input clock
operation. Differential HSTL and differential
SSTL standards are supported
for both input and output operations. (3)
This I/O bank supports LVDS
and LVPECL standards for input clock
operation. Differential HSTL and
differential SSTL standards are
supported for both input and output
operations. (3)
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TACL106M003HTA | CAP TANT 10UF 3V 20% 0603 |
| AMM15DRST-S664 | CONN EDGECARD 30POS DIP .156 SLD |
| GEC31DTEF | CONN EDGECARD 62POS .100 EYELET |
| LQG15HS2N7S02D | INDUCTOR 2.7NH 300MA 0402 |
| M24308/24-35 | CONN-D-SUB PLUG 50POS R/A PCB AU |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP2S30F672I4N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 1694 LABs 500 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S-3G1 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP2S-3G1T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP2S-3G1TT | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP2S-3G2 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
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