參數(shù)資料
型號： EP2S90F1508C5
廠商： Altera
文件頁數(shù)： 208/768頁
文件大?。?/td> 0K
描述： IC STRATIX II FPGA 90K 1508-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 7
系列： Stratix® II
LAB/CLB數(shù)： 4548
邏輯元件/單元數(shù)： 90960
RAM 位總計(jì)： 4520488
輸入/輸出數(shù)： 902
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1508-BBGA
供應(yīng)商設(shè)備封裝： 1508-FBGA（30x30）
其它名稱： 544-1467
EP2S90F1508C5-ND
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1–22
Altera Corporation
Stratix II Device Handbook, Volume 2
July 2009
Clock Feedback Modes
Figure 1–10. Phase Relationship between PLL Clocks in No Compensation
Mode
(1)
Internal clocks fed by the PLL are phase-aligned to each other.
(2)
The PLL clock outputs can lead or lag the PLL input clocks.
Normal Mode
An internal clock in normal mode is phase-aligned to the input clock pin.
The external clock output pin will have a phase delay relative to the clock
input pin if connected in this mode. In normal mode, the delay
introduced by the GCLK or RCLK network is fully compensated.
Figure 1–11 shows an example waveform of the PLL clocks’ phase
relationship in this mode.
PLL Reference
Clock at the
Input Pin
PLL Clock at the
Register Clock Port (1), (2)
External PLL Clock Outputs (2)
Phase Aligned
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