參數(shù)資料
| 型號： | EP2S90F1508C5 |
| 廠商： | Altera |
| 文件頁數(shù)： | 307/768頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II FPGA 90K 1508-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 7 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 4548 |
| 邏輯元件/單元數(shù)： | 90960 |
| RAM 位總計： | 4520488 |
| 輸入/輸出數(shù)： | 902 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 1508-BBGA |
| 供應商設備封裝： | 1508-FBGA（30x30） |
| 其它名稱： | 544-1467 EP2S90F1508C5-ND |
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Altera Corporation
2–15
January 2008
Stratix II Device Handbook, Volume 2
TriMatrix Embedded Memory Blocks in Stratix II and Stratix II GX Devices
Figure 2–8. Stratix II and Stratix II GX Simple Dual-Port Timing Waveforms
Notes to Figure 2–8:
(1)
The crosses in the data waveform during read mean “don’t care.”
(2)
The read enable rden signal is not available in M-RAM blocks. The M-RAM block in simple dual-port mode always
reads out the data stored at the current read address location.
True Dual-Port Mode
Stratix II and Stratix II GX M4K and M-RAM memory blocks support the
true dual-port mode. True dual-port mode supports any combination of
two-port operations: two reads, two writes, or one read and one write at
two different clock frequencies. Figure 2–9 shows Stratix II and
Stratix II GX true dual-port memory configuration.
Figure 2–9. Stratix II and Stratix II GX True Dual-Port Memory
Note to Figure 2–9:
(1)
True dual-port memory supports input/output clock mode in addition to the
independent clock mode shown.
wrclock
wren
wraddress
q (synch)
rdclock
an-1
an
a0
a1
a2
a3
a4
a5
a6
q (asynch)
rden (2)
rdaddress
bn
b0
b1
b2
b3
doutn-2
doutn-1
doutn
doutn-1
doutn
dout0
din-1
din
din4
din5
din6
data (1)
data_a[]
address_a[]
wren_a
byteena_a[]
addressstall_a
clock_a
enable_a
aclr_a
q_a[]
data_b[]
address_b[]
wren_b
byteena_b[]
addressstall_b
clock_b
enable_b
aclr_b
q_b[]
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