參數(shù)資料
型號(hào)： EP2SGX30DF780C3N
廠商： Altera
文件頁(yè)數(shù)： 1083/1486頁(yè)
文件大?。?/td> 0K
描述： IC STRATIX II GX 30K 780-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 9
系列： Stratix® II GX
LAB/CLB數(shù)： 1694
邏輯元件/單元數(shù)： 33880
RAM 位總計(jì)： 1369728
輸入/輸出數(shù)： 361
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 780-BBGA
供應(yīng)商設(shè)備封裝： 780-FBGA（29x29）
其它名稱： 544-1928
EP2SGX30DF780C3N-ND
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Altera Corporation
3–45
October 2007
Stratix II GX Device Handbook, Volume 2
Stratix II GX Dynamic Reconfiguration
Figure 3–22. Quartus II Assignment Editor – TX-Only/RX-Only Merge Option
Core Clocking
Core clocking configuration setup is a mandatory step in every channel
reconfiguration. Core clocking is the write and read clock options for the
Transmit Phase Comp FIFO and the Receive Phase Comp FIFO,
respectively. Core clocking can be further classified to:
■
Transmitter core clocking
■
Receiver core clocking
Transmitter Core Clocking
Transmitter core clocking is the write clocking options for the Transmit
Phase Comp FIFO. The transmitter core clocking is used to write the
parallel data into the Transmit Phase Comp FIFO from the PLD interface.
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PDF描述
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