參數(shù)資料
型號： EPM7128SLC84-15
廠商： Altera
文件頁數(shù)： 31/66頁
文件大?。?/td> 0K
描述： IC MAX 7000 CPLD 128 84-PLCC
標(biāo)準(zhǔn)包裝： 75
系列： MAX® 7000
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 15.0ns
電壓電源 - 內(nèi)部： 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目： 8
宏單元數(shù)： 128
門數(shù)： 2500
輸入/輸出數(shù)： 68
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 84-LCC（J 形引線）
供應(yīng)商設(shè)備封裝： 84-PLCC（29.31x29.31）
包裝： 托盤
產(chǎn)品目錄頁面： 604 (CN2011-ZH PDF)
其它名稱： 544-1208-5
Altera Corporation
37
MAX 7000 Programmable Logic Device Family Data Sheet
Table 25. MAX 7000 & MAX 7000E External Timing Parameters
Symbol
Parameter
Conditions
Speed Grade
Unit
-15
-15T
-20
Min
Max
Min
Max
Min
Max
tPD1
Input to non-registered output
C1 = 35 pF
15.0
20.0
ns
tPD2
I/O input to non-registered
output
C1 = 35 pF
15.0
20.0
ns
tSU
Global clock setup time
11.0
12.0
ns
tH
Global clock hold time
0.0
ns
tFSU
Global clock setup time of fast
input
3.0
–
5.0
ns
tFH
Global clock hold time of fast
input
0.0
–
0.0
ns
tCO1
Global clock to output delay
C1 = 35 pF
8.0
12.0
ns
tCH
Global clock high time
5.0
6.0
ns
tCL
Global clock low time
5.0
6.0
ns
tASU
Array clock setup time
4.0
5.0
ns
tAH
Array clock hold time
4.0
5.0
ns
tACO1
Array clock to output delay
C1 = 35 pF
15.0
20.0
ns
tACH
Array clock high time
6.0
6.5
8.0
ns
tACL
Array clock low time
6.0
6.5
8.0
ns
tCPPW
Minimum pulse width for clear
and preset
6.0
6.5
8.0
ns
tODH
Output data hold time after
clock
C1 = 35 pF (4)
1.0
ns
tCNT
Minimum global clock period
13.0
16.0
ns
fCNT
Maximum internal global clock
frequency
76.9
62.5
MHz
tACNT
Minimum array clock period
13.0
16.0
ns
fACNT
Maximum internal array clock
frequency
76.9
62.5
MHz
fMAX
Maximum clock frequency
100
83.3
MHz
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PDF描述
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