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參數(shù)資料
| 型號： | EPM9560ARI240-10 |
| 廠商： | Altera |
| 文件頁數(shù)： | 1/46頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MAX 9000 CPLD 560 240-RQFP |
| 產(chǎn)品變化通告： | Package Change 30/Jun/2010 |
| 標準包裝： | 24 |
| 系列： | Max® 9000 |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時間 tpd(1)： | 10.0ns |
| 電壓電源 - 內(nèi)部： | 4.5 V ~ 5.5 V |
| 邏輯元件/邏輯塊數(shù)目： | 35 |
| 宏單元數(shù)： | 560 |
| 門數(shù)： | 12000 |
| 輸入/輸出數(shù)： | 191 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 240-BFQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 240-RQFP（32x32） |
| 包裝： | 托盤 |
| 其它名稱： | 544-2365 |
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Altera Corporation
1
MAX 9000
Programmable Logic
Device Family
June 2003, ver. 6.5
Data Sheet
DS-M9000-6.5
Includes
MAX 9000A
Features...
■
High-performance CMOS EEPROM-based programmable logic
devices (PLDs) built on third-generation Multiple Array MatriX
(MAX) architecture
■
5.0-V in-system programmability (ISP) through built-in IEEE Std.
1149.1 Joint Test Action Group (JTAG) interface
■
Built-in JTAG boundary-scan test (BST) circuitry compliant with IEEE
Std. 1149.1-1990
■
High-density erasable programmable logic device (EPLD) family
ranging from 6,000 to 12,000 usable gates (see Table 1)
■
10-ns pin-to-pin logic delays with counter frequencies of up to
144 MHz
■
Fully compliant with the peripheral component interconnect Special
Interest Group’s (PCI SIG) PCI Local Bus Specification, Revision 2.2
■
Dual-output macrocell for independent use of combinatorial and
registered logic
■
FastTrack Interconnect for fast, predictable interconnect delays
■
Input/output registers with clear and clock enable on all I/O pins
■
Programmable output slew-rate control to reduce switching noise
■
MultiVolt I/O interface operation, allowing devices to interface with
3.3-V and 5.0-V devices
■
Configurable expander product-term distribution allowing up to 32
product terms per macrocell
■
Programmable power-saving mode for more than 50% power
reduction in each macrocell
Table 1. MAX 9000 Device Features
Feature
EPM9320
EPM9320A
EPM9400
EPM9480
EPM9560
EPM9560A
Usable gates
6,000
8,000
10,000
12,000
Flipflops
484
580
676
772
Macrocells
320
400
480
560
Logic array blocks (LABs)
20
25
30
35
Maximum user I/O pins
168
159
175
216
tPD1 (ns)
10
15
10
tFSU (ns)
3.0
5
3.0
tFCO (ns)
4.5
7
4.8
fCNT (MHz)
144
118
144
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PDF描述 |
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參數(shù)描述 |
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