參數(shù)資料
型號： EVAL-AD1938AZ
廠商： Analog Devices Inc
文件頁數(shù)： 16/32頁
文件大?。?/td> 0K
描述： BOARD EVAL FOR AD1938
標準包裝： 1
主要目的： 音頻編解碼器
已用 IC / 零件： AD1938
主要屬性： 24 位，192 kHz，4 ADC: 107dB 動態(tài)范圍，8 DAC: 108dB 動態(tài)范圍
次要屬性： 分時復用（TDM），SPI 接口
已供物品： 板
Data Sheet
AD1938
Rev. E | Page 23 of 32
Table 13. Pin Function Changes in TDM and AUX Modes (Replication of Table 12)
Mnemonic
Stereo Modes
TDM Modes
AUX Modes
ASDATA1
ADC1 Data Out
ADC TDM Data Out
TDM Data Out
ASDATA2
ADC2 Data Out
ADC TDM Data In
AUX Data Out 1 (to Ext. DAC 1)
DSDATA1
DAC1 Data In
DAC TDM Data In
TDM Data In
DSDATA2
DAC2 Data In
DAC TDM Data Out
AUX Data In 1 (from Ext. ADC 1)
DSDATA3
DAC3 Data In
DAC TDM Data In 2 (Dual-Line Mode)
AUX Data In 2 (from Ext. ADC 2)
DSDATA4
DAC4 Data In
DAC TDM Data Out 2 (Dual-Line Mode)
AUX Data Out 2 (to Ext. DAC 2)
ALRCLK
ADC LRCLK In/ADC LRCLK Out
ADC TDM Frame Sync In/DC TDM Frame Sync Out
TDM Frame Sync In/TDM Frame Sync Out
ABCLK
ADC BCLK In/ADC BCLK Out
ADC TDM BCLK In/ADC TDM BCLK Out
TDM BCLK In/TDM BCLK Out
DLRCLK
DAC LRCLK In/DAC LRCLK Out
DAC TDM Frame Sync In/DAC TDM Frame Sync Out
AUX LRCLK In/AUX LRCLK Out
DBCLK
DAC BCLK In/DAC BCLK Out
DAC TDM BCLK In/DAC TDM BCLK Out
AUX BCLK In/AUX BCLK Out
055
82
-0
26
AUX
ADC 1
LRCLK
BCLK
DATA
MCLK
AUX
ADC 2
LRCLK
BCLK
DATA
MCLK
AUX
DAC 1
AUX
DAC 2
LRCLK
BCLK
DATA
MCLK
LRCLK
BCLK
DATA
MCLK
30MHz
12.288MHz
SHARC IS RUNNING IN SLAVE MODE
(INTERRUPT-DRIVEN)
SHARC
AD1938
TDM MASTER
AUX MASTER
FS
Y
N
C
-TD
M
(
R
F
S
)
RxCL
K
RxDA
T
A
Tx
C
LK
Tx
D
A
T
A
TF
S
(
N
C
)
ASDATA2
DSDATA4
DBCLK
DLRCLK
DSDATA2
DSDATA3
MCLKI/XI
ASDATA1 ALRCLK ABCLK DSDATA1
Figure 26. Example of AUX Mode Connection to SHARC (AD1938 as TDM Master/AUX Master Shown)
相關PDF資料
PDF描述
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V24B12E150BF3 CONVERTER MOD DC/DC 12V 150W
M1CXA-2636J IDC CABLE - MKC26A/MC26G/X
0982660897 CBL 19POS 0.5MM JMPR TYPE A 1'
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參數(shù)描述
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