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參數(shù)資料
| 型號： | EVAL-AD5933EBZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 37/40頁 |
| 文件大?。?/td> | 0K |
| 描述： | BOARD EVALUATION FOR AD5933 |
| 產(chǎn)品培訓模塊： | AD5933 Impedance to Digital Converter ADP2102 DSP Battery Life Applications Direct Digital Synthesis Tutorial Series (1 of 7): Introduction Direct Digital Synthesizer Tutorial Series (7 of 7): DDS in Action Direct Digital Synthesis Tutorial Series (3 of 7): Angle to Amplitude Converter Direct Digital Synthesis Tutorial Series (6 of 7): SINC Envelope Correction Direct Digital Synthesis Tutorial Series (4 of 7): Digital-to-Analog Converter Direct Digital Synthesis Tutorial Series (2 of 7): The Accumulator |
| 標準包裝： | 1 |
| 主要目的： | 計時，直接數(shù)字合成（DDS） |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AD5933 |
| 主要屬性： | 12 位數(shù)模轉(zhuǎn)換器，24 位調(diào)節(jié)字寬 |
| 次要屬性： | 16MHz 2.7 V ~ 5.5 V 圖形用戶界面 |
| 已供物品： | 板，纜線，CD |
| 產(chǎn)品目錄頁面： | 797 (CN2011-ZH PDF) |
| 相關(guān)產(chǎn)品： | AD5933YRSZ-REEL7-ND - NETWORK ANALYZER 12B 1MSP 16SSOP AD5933YRSZ-ND - IC NTWK ANALYZER 12B 1MSP 16SSOP |
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AD5933
Data Sheet
Rev. E | Page 6 of 40
I2C SERIAL INTERFACE TIMING CHARACTERISTICS
Table 2.
Parameter2
Limit at TMIN, TMAX
Unit
Description
fSCL
400
kHz max
SCL clock frequency
t1
2.5
μs min
SCL cycle time
t2
0.6
μs min
tHIGH, SCL high time
t3
1.3
μs min
tLOW, SCL low time
t4
0.6
μs min
tHD, STA, start/repeated start condition hold time
t5
100
ns min
tSU, DAT, data setup time
0.9
μs max
tHD, DAT, data hold time
0
μs min
tHD, DAT, data hold time
t7
0.6
μs min
tSU, STA, setup time for repeated start
t8
0.6
μs min
tSU, STO, stop condition setup time
t9
1.3
μs min
tBUF, bus free time between a stop and a start condition
t10
300
ns max
tF, rise time of SDA when transmitting
0
ns min
tR, rise time of SCL and SDA when receiving (CMOS compatible)
t11
300
ns max
tF, fall time of SCL and SDA when transmitting
0
ns min
tF, fall time of SDA when receiving (CMOS compatible)
250
ns max
tF, fall time of SDA when receiving
20 + 0.1 Cb4
ns min
tF, fall time of SCL and SDA when transmitting
Cb
400
pF max
Capacitive load for each bus line
1 See Figure 2.
2 Guaranteed by design and characterization, not production tested.
3 A master device must provide a hold time of at least 300 ns for the SDA signal (referred to VIH MIN of the SCL signal) to bridge the undefined falling edge of SCL.
4 Cb is the total capacitance of one bus line in picofarads. Note that tR and tF are measured between 0.3 VDD and 0.7 VDD.
SCL
SDA
t9
t3
t10
t11
t4
t6
t2
t5
t7
t8
t1
05
32
4-
0
02
START
CONDITION
REPEATED
START
CONDITION
STOP
CONDITION
Figure 2. I2C Interface Timing Diagram
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| VI-B2W-EW | CONVERTER MOD DC/DC 5.5V 100W |
| VI-B2V-EW | CONVERTER MOD DC/DC 5.8V 100W |
| Q2-Z-3-01-SS100FT | HEATSHRINK POLY Q2Z 3"X100FT BLK |
| GEM18DRKF | CONN EDGECARD 36POS DIP .156 SLD |
| 848407-1 | CONN LEAD ASSY SGL-END 20AWG 16" |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EVAL-AD5933EBZ | 制造商:Analog Devices 功能描述:IMPEDANCE CONVERTER EVALUATION BOARD |
| EVAL-AD5934EB | 制造商:Analog Devices 功能描述:EVALUATION BOARD I.C. - Bulk |
| EVAL-AD5934EBZ | 功能描述:BOARD EVALUATION FOR AD5934 RoHS:是 類別:編程器，開發(fā)系統(tǒng) >> 評估演示板和套件 系列:- 產(chǎn)品培訓模塊:Obsolescence Mitigation Program 標準包裝:1 系列:- 主要目的:電源管理，電池充電器 嵌入式:否 已用 IC / 零件:MAX8903A 主要屬性:1 芯鋰離子電池 次要屬性:狀態(tài) LED 已供物品:板 |
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| EVAL-AD608EBZ | 功能描述:BOARD EVALUATION FOR AD608 RoHS:是 類別:RF/IF 和 RFID >> RF 評估和開發(fā)套件，板 系列:- 標準包裝:1 系列:- 類型:GPS 接收器 頻率:1575MHz 適用于相關(guān)產(chǎn)品:- 已供物品:模塊 其它名稱:SER3796 |
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