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參數(shù)資料
| 型號(hào)： | EVAL-ADUC7023QSPZ1 |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 89/96頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | BOARD EVAL FOR ADUC7023 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | QuickStart™ PLUS 套件 |
| 類型： | MCU |
| 適用于相關(guān)產(chǎn)品： | ADuC7023 |
| 所含物品： | 板 |
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Data Sheet
ADuC7023
| Page 9 of 96
Table 4. SPI Master Mode Timing (Phase Mode = 1)
Parameter
Description
Min
Typ
Max
Unit
tSL
SCLK low pulse width1
(SPIDIV + 1) × tUCLK
ns
tSH
SCLK high pulse width1
(SPIDIV + 1) × tUCLK
ns
tDAV
Data output valid after SCLK edge
25
ns
tDSU
Data input setup time before SCLK edge1
1 × tUCLK
ns
tDHD
Data input hold time after SCLK edge1
2 × tUCLK
ns
tDF
Data output fall time
5
12.5
ns
tDR
Data output rise time
5
12.5
ns
tSR
SCLK rise time
5
12.5
ns
tSF
SCLK fall time
5
12.5
ns
1 tUCLK = 23.9 ns. It corresponds to the 41.78 MHz internal clock from the PLL before the clock divider.
08
675
-003
MOSI
MSB
BIT 6 TO BIT 1
LSB
MISO
MSB IN
BIT 6 TO BIT 1
LSB IN
SCLK
(POLARITY = 0)
SCLK
(POLARITY = 1)
tSF
tSR
tSL
tSH
tDAV
tDSU
tDHD
tDF
tDR
Figure 3. SPI Master Mode Timing (Phase Mode = 1)
Rev. E
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