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參數(shù)資料
| 型號： | HC908AT32GRS |
| 英文描述： | 68HC908AT32 General Release Specification |
| 中文描述： | 68HC908AT32一般版本規(guī)范 |
| 文件頁數(shù)： | 161/586頁 |
| 文件大?。?/td> | 3136K |
| 代理商： | HC908AT32GRS |
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Clock Generator Module (CGM)
Acquisition/Lock Time Specifications
MC68HC908AT32
—
Rev. 2.0
General Release Specification
MOTOROLA
Clock Generator Module (CGM)
For More Information On This Product,
Go to: www.freescale.com
161
L
G
R
8.10.1 Acquisition/Lock Time Definitions
Typical control systems refer to the acquisition time or lock time as the
reaction time, within specified tolerances, of the system to a step input.
In a PLL, the step input occurs when the PLL is turned on or when it
suffers a noise hit. The tolerance is usually specified as a percent of the
step input or when the output settles to the desired value plus or minus
a percent of the frequency change. Therefore, the reaction time is
constant in this definition, regardless of the size of the step input. For
example, consider a system with a 5% acquisition time tolerance. If a
command instructs the system to change from 0 Hz to 1 MHz, the
acquisition time is the time taken for the frequency to reach
1 MHz
±
50 kHz. Fifty kHz = 5% of the 1-MHz step input. If the system is
operating at 1 MHz and suffers a –100 kHz noise hit, the acquisition time
is the time taken to return from 900 kHz to 1 MHz
±
5 kHz. Five kHz = 5%
of the 100-kHz step input.
Other systems refer to acquisition and lock times as the time the system
takes to reduce the error between the actual output and the desired
output to within specified tolerances. Therefore, the acquisition or lock
time varies according to the original error in the output. Minor errors may
not even be registered. Typical PLL applications prefer to use this
definition because the system requires the output frequency to be within
a certain tolerance of the desired frequency regardless of the size of the
initial error.
The discrepancy in these definitions makes it difficult to specify an
acquisition or lock time for a typical PLL. Therefore, the definitions for
acquisition and lock times for this module are:
Acquisition time, t
acq
, is the time the PLL takes to reduce the error
between the actual output frequency and the desired output
frequency to less than the tracking mode entry tolerance,
trk
.
Acquisition time is based on an initial frequency error,
(f
des
– f
orig
)/f
des
, of not more than
±
100%. In automatic bandwidth
control mode (see
8.4.2.3 Manual and Automatic PLL
Bandwidth Modes
), acquisition time expires when the ACQ bit
becomes set in the PLL bandwidth control register (PBWC).
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HC908JB16AD | Addendum to MC68HC908JB16 Technical Data Rev. 1.0 |
| HC908JB8AD | Addendum to MC68HC908JB8 Technical Data Rev. 2.0 |
| HC908JL3AD | Addendum to MC68HC908JL3 Technical Data Rev. 1.0 |
| HC908JL8AD | Addendum to MC68HC908JL8 Technical Data Rev. 2.0 |
| HC908LD64AD | Addendum to MC68HC908LD64 Technical Data Rev. 2.0 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| HC908JB16AD | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Addendum to MC68HC908JB16 Technical Data |
| HC908JB16D | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Addendum to MC68HC908JB16 Technical Data |
| HC908JB8AD | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Addendum to MC68HC908JB8 Technical Data Rev. 2.0 |
| HC908JL3AD | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Addendum to MC68HC908JL3 Technical Data Rev. 1.0 |
| HC908JL8AD | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Addendum to MC68HC908JL8 Technical Data Rev. 2.0 |
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