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參數(shù)資料
| 型號(hào)： | HM5257805BTD-75 |
| 廠商： | ELPIDA MEMORY INC |
| 元件分類： | DRAM |
| 英文描述： | 512M LVTTL interface SDRAM 133 MHz/100 MHz 8-Mword 】 16-bit 】 4-bank/16-Mword 】 8-bit 】 4-bank /32-Mword 】 4-bit 】 4-bank PC/133, PC/100 SDRAM |
| 中文描述： | 64M X 8 SYNCHRONOUS DRAM, 5.4 ns, PDSO54 |
| 封裝： | 0.400 INCH, PLASTIC, TSOP2-54 |
| 文件頁(yè)數(shù)： | 6/62頁(yè) |
| 文件大?。?/td> | 463K |
| 代理商： | HM5257805BTD-75 |
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HM5257165B/HM5257805B/HM5257405B-75/A6
Data Sheet E0081H10
6
Block Diagram
(HM5257165B)
Column address
counter
Column address
buffer
Upper pellet
Lower pellet
Row address
buffer
Refresh
counter
Column address
counter
Column address
buffer
Row address
buffer
Refresh
counter
DQ8 to DQ15
DQ0 to DQ7
Input buffer
Output buffer
C
t
Row decoder
S
C
CLK
CKE
CS
RAS
CAS
WE
DQMU
/DQML
A0 to A9
Row decoder
S
C
Row decoder
S
C
Row decoder
Row decoder
Row decoder
Row decoder
Row decoder
S
C
Memory array
Bank0
8192 row
×
1024 column
×
8 bit
Memory array
Bank1
8192 row
×
1024 column
×
8 bit
Memory array
Bank2
8192 row
×
1024 column
×
8 bit
Memory array
Bank3
8192 row
×
1024 column
×
8 bit
S
C
S
C
S
C
S
C
Memory array
Bank0
8192 row
×
1024 column
×
8 bit
Memory array
Bank1
8192 row
×
1024 column
×
8 bit
Memory array
Bank2
8192 row
×
1024 column
×
8 bit
Memory array
Bank3
8192 row
×
1024 column
×
8 bit
Input buffer
Output buffer
A0 to A12, BA0, BA1
A0 to A12, BA0, BA1
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PDF描述 |
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