參數(shù)資料
型號: HYS 64V8301GU
廠商: SIEMENS AG
英文描述: 3.3 V 8M *64/72-Bit SDRAM Modules(3.3 V 8M×64/72-Bit 同步動態(tài)RAM 模塊)
中文描述: 3.3伏800萬* 64/72-Bit內(nèi)存模塊(3.3伏8米× 64/72-Bit同步動態(tài)內(nèi)存模塊)
文件頁數(shù): 11/12頁
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代理商: HYS 64V8301GU
HYS 64V8301GU
SDRAM-Modules
Data Book
11
12.99
Byte#
Description
SPD Entry Value
Hex
8M
×
64
-7.5
8M
×
64
-8
23
Minimum Clock Cycle Time at
CAS Latency = 2
10.0 ns
A0
A0
24
Maximum Data Access Time from Clock for
CL = 2
6.0 ns
60
60
25
Minimum Clock Cycle Time at CL = 1
not supported
FF
FF
26
Maximum Data Access Time from Clock at
CL = 1
not supported
FF
FF
27
Minimum Row Precharge Time
20 ns
14
14
28
Minimum Row Active to Row Active Delay
t
RRD
Minimum RAS to CAS Delay
t
RCD
Minimum RAS Pulse Width
t
RAS
Module Bank Density (per bank)
15/16 ns
0F
10
29
20 ns
14
14
30
45 ns
2D
2D
31
64 MByte
10
10
32
SDRAM Input Setup Time
1.5/2 ns
15
20
33
SDRAM Input Hold Time
0.8/1 ns
08
10
34
SDRAM Data Input Setup Time
1.5/2 ns
15
20
35
SDRAM Data Input Hold Time
0.8/1 ns
08
10
36-61
Superset Information (may be used in future)
FF
FF
62
SPD Revision
Revision 1.2
12
12
63
Checksum for bytes 0 - 62
0A
68
64-125 Manufacturers Information (optional)
(FF
H
if not used)
126
Frequency Specification
XX
64
64
127
100 MHz Details
AF
AF
128+
Unused Storage Locations
FF
FF
SPD-Table
(cont’d)
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PDF描述
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