參數(shù)資料
型號: HYS 72V32300GU
廠商: SIEMENS AG
英文描述: 3.3 V 32M × 72-Bit SDRAM Module(3.3 V 32M × 72位 同步動態(tài)RAM模塊)
中文描述: 3.3伏32M的× 72位SDRAM模塊(3.3伏32M的× 72位同步動態(tài)內(nèi)存模塊)
文件頁數(shù): 8/17頁
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代理商: HYS 72V32300GU
HYS 64/72V32300GU
SDRAM-Modules
Data Book
8
3.00
AC Characteristics
1), 2)
T
A
= 0 to 70
°
C;
V
SS
= 0 V;
V
DD
= 3.3 V
±
0.3 V,
t
T
= 1 ns
Parameter
Symbol
Limit Values
Unit
Note
-7.5
PC133-333
-8
PC100-222
min.
max.
min.
max.
Clock and Access Time
Clock Cycle Time
CAS Latency = 3
CAS Latency = 2
t
CK
7.5
12
10
10
ns
ns
System Frequency
CAS Latency = 3
CAS Latency = 2
for HYB64/72V32300GU-7.5-A
for HYB64/72V32300GU-7.5-C
f
CK
133
83
100
100
100
100
MHz
MHz
MHz
*)
*)
Clock Access Time
CAS Latency = 3
CAS Latency = 2
t
AC
5.4
6
6
6
ns
ns
2), 3)
Clock High Pulse Width
t
CH
t
CL
2.5
3
ns
4)
Clock Low Pulse Width
2.5
3
ns
4)
Setup and Hold Parameters
Input Setup Time
t
IS
t
IH
t
SB
t
PDE
t
RSC
t
T
1.5
2
ns
5)
Input Hold Time
0.8
1
ns
5)
Power Down Mode Entry Time
1
1
CLK
6)
Power Down Mode Exit Setup Time
1
1
CLK
7)
Mode Register Setup Time
2
2
CLK
Transition Time (rise and fall)
1
1
ns
Common Parameters
RAS to CAS Delay
t
RCD
t
RP
t
RAS
t
RC
t
RRD
20
20
ns
Precharge Time
20
20
ns
Active Command Period
45
100k
50
100k
ns
Cycle Time
67.5
70
ns
Bank to Bank Delay Time
CAS to CAS Delay Time (same bank)
t
CCD
15
16
ns
1
1
CLK
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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