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參數(shù)資料
| 型號(hào)： | HYS64T128021GDL-5-A |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | 200-Pin Small Outline Dual-In-Line Memory Module |
| 中文描述： | 200引腳小外型雙列內(nèi)存模組 |
| 文件頁數(shù)： | 23/48頁 |
| 文件大?。?/td> | 1168K |
| 代理商： | HYS64T128021GDL-5-A |
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—
HYS64T[32000/64020/128021][G/H]DL–[3.7/5]–A
512 Mbit DDR2 SDRAM
Electrical Characteristics & AC Timings
Data Sheet
23
Rev. 0.91, 2004-06
09122003-FTXN-KM26
5
Electrical Characteristics & AC Timings
Table 17
Parameter
AC Timing - Absolute Specificatioins –5/–3.7
Symbol –3.7
–5
PC2-3200S
Min.
600
500
0.45
0.45
min. (
t
CL,
t
CH
)
5000
5000
600
600
400
400
0.6
Unit Notes
PC2-4200S
Min.
-500
450
0.45
0.45
min. (
t
CL,
t
CH
)
5000
3750
600
600
350
350
0.6
Max.
+500
+
450
0.55
0.55
Max.
+
600
+
500
0.55
0.55
DQ output access time from CK/CK
DQS output access time from CK/CK
t
DQSCK
CK, CK high-level width
CK, CK low-level width
Clock Half Period
Clock cycle time
t
AC
ps
ps
t
CK
t
CK
t
CK
ps
ps
ps
ps
ps
ps
t
CK
1)
1)
t
CH
t
CL
t
HP
t
CK
1)
1)
1)
8000
8000
—
—
—
—
—
8000
8000
—
—
—
—
—
1)2)
1)3)
Address and control input setup time
t
IS
Address and control input hold time
t
IH
DQ and DM input hold time
DQ and DM input setup time
Control and Addr. input pulse width
(each input)
DQ and DM input pulse width (each
input)
Data-out high-impedance time from
CK/CK
DQ low-impedance from CK / CK
DQS low-impedance from CK / CK
DQS-DQ skew (for DQS &
associated DQ signals)
Data hold skew factor
Data Output hold time from DQS
Write command to 1st DQS latching
transition
DQS input low (high) pulse width
(write cycle)
DQS falling edge to CLK setup time
(write cycle)
DQS falling edge hold time from CLK
(write cycle)
Mode register set command cycle
time
Write preamble
Write postamble
Read preamble
Read postamble
Active to Precharge command
1)
1)
t
DH
t
DS
t
IPW
1)
1)
1)
t
DIPW
0.35
—
0.35
—
t
CK
1)
t
HZ
t
ACmax
—
t
ACmax
ps
1)
t
LZ(DQ)
t
LZ(DQS)
t
DQSQ
2
×
t
ACmin
t
ACmin
—
t
ACmax
t
ACmax
300
2
×
t
ACmin
t
ACmin
—
t
ACmax
t
ACmax
350
ps
ps
ps
1)
1)
1)
t
QHS
t
QH
t
DQSS
—
t
HP
t
QHS
WL - 0.25
400
—
WL + 0.25 WL
0.25
—
t
HP
t
QHS
450
—
WL + 0.25
t
CK
ps
t
CK
1)
1)
1)
t
DQSL,H
0.35
—
0.35
—
t
CK
1)
t
DSS
0.2
—
0.2
—
t
CK
1)
t
DSH
0.2
—
0.2
—
t
CK
1)
t
MRD
2
—
2
—
t
CK
1)
t
WPRE
t
WPST
t
RPRE
t
RPST
t
RAS
0.25
0.40
0.9
0.40
45
—
0.60
1.1
0.60
70000
0.25
0.40
0.9
0.40
40
—
0.60
1.1
0.60
70000
t
CK
t
CK
t
CK
t
CK
ns
1)
1)
1)
1)
1)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HYS64T128021HDL | 200-Pin Small Outline Dual-In-Line Memory Module |
| HYS64T128021HDL-37-A | 200-Pin Small Outline Dual-In-Line Memory Module |
| HYS64T128021HDL-5-A | 200-Pin Small Outline Dual-In-Line Memory Module |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| HYS64T128021HDL-3.7-B | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:200 Pin Small-Outlined DDR2 SDRAMs Modules |
| HYS64T128021HDL-37-A | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:200-Pin Small Outline Dual-In-Line Memory Module |
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