參數(shù)資料
型號: ICS650R-12LFT
廠商: IDT, Integrated Device Technology Inc
文件頁數(shù): 5/7頁
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描述: IC MPEG CLK SYNTHESIZER 20-SSOP
標準包裝: 2,500
類型: 時鐘/頻率合成器
PLL:
輸入: 時鐘,晶體
輸出: 時鐘
電路數(shù): 1
比率 - 輸入:輸出: 1:6
差分 - 輸入:輸出: 無/無
頻率 - 最大: 108MHz
除法器/乘法器: 是/無
電源電壓: 3 V ~ 5.5 V
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 20-SSOP(0.154",3.90mm 寬)
供應商設備封裝: 20-QSOP
包裝: 帶卷 (TR)
其它名稱: 650R-12LFT
ICS650-12
MPEG CLOCK SYNTHESIZER
CLOCK SYNTHESIZER
IDT / ICS MPEG CLOCK SYNTHESIZER
5
ICS650-12
REV E 051310
AC Electrical Characteristics
Unless stated otherwise, VDD = 3.3 V or 5 V, Ambient Temperature 0 to +70
° C
External Components
A minimum number of external components are required for proper operation. A decoupling capacitor of 0.01 F
should be connected between VDD and GND on pins 4 and 6, 16 and 14, and a 33
terminating resistor may be
used on each clock output if the trace is longer than 1 inch.
Parameter
Symbol
Conditions
Min.
Typ.
Max. Units
Input Crystal or Clock Frequency
27
MHz
Output Clocks Accuracy (synthesis error)
All clocks
0
1
ppm
Output Clock Rise Time
tOR
0.8 to 2.0 V
1.5
ns
Output Clock Fall Time
tOF
2.0 to 0.8 V
1.5
ns
Output Clock Duty Cycle
At VDD/2
40
50
60
%
One Sigma Jitter, ACLK
VDD = 3.3 V
100
ps
VDD = 5.0 V
40
ps
Absolute Clock Period Jitter
VDD = 3.3 V, except
CCLK = 20 MHz
±300
ps
VDD = 5.0 V, except
CCLK = 20 MHz
±200
ps
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PDF描述
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參數(shù)描述
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