參數(shù)資料
型號： ICS8732AY-01LFT
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 1/17頁
文件大小： 0K
描述： IC CLOCK GEN LVPECL 3.3V 52-LQFP
標準包裝： 1,000
系列： HiPerClockS™
類型： 時鐘發(fā)生器
PLL： 帶旁路
輸入： HCSL，LVCMOS，LVDS，LVHSTL，LVPECL，LVTTL，SSTL
輸出： LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 2:10
差分 - 輸入:輸出： 是/是
頻率 - 最大： 350MHz
除法器/乘法器： 是/無
電源電壓： 3.135 V ~ 3.465 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 52-LQFP
供應商設備封裝： 52-TQFP（10x10）
包裝： 帶卷 (TR)
其它名稱： 8732AY-01LFT
8732AY-01
www.idt.com
REV. E MAY 2, 2013
1
ICS8732-01
LOW VOLTAGE, LOW SKEW
3.3V LVPECL CLOCK GENERATOR
GENERAL DESCRIPTION
The
ICS8732-01
is
a
low
voltage,
low
skew,
3.3V LVPECL Clock Generator. The ICS8732-01 has two
selectable clock inputs. The CLK0, nCLK0 pair can accept
most standard differential input levels. The single ended
clock input accepts LVCMOS or LVTTL input levels. The
ICS8732-01 has a fully integrated PLL along with frequency
configurable outputs. An external feedbackinput and
outputs regenerate clocks with “zero delay”.
The ICS8732-01 has multiple divide select pins for each
bank of outputs along with 3 independent feedback divide
select pins allowing the ICS8732-01 to function both as a
frequency multiplier and divider. The PLL_SEL input can
be usedto bypass the PLL for test and system debug
purposes.In bypass mode, the input clock is routed around
the PLLand into the internal output dividers.
Features
Ten differential 3.3V LVPECL outputs
Selectable differential CLK0, nCLK0 or
LVCMOS/LVTTL CLK1 inputs
CLK0, nCLK0 supports the following input types:
LVPECL, LVDS, LVHSTL, SSTL, HCSL
CLK1 accepts the following input levels:
LVCMOS or LVTTL
Maximum output frequency: 350MHz
VCO range: 250MHz to 700MHz
External feedback for “zero delay” clock regeneration
with configurable frequencies
Cycle-to-cycle jitter: CLK0, nCLK0, 50ps (maximum)
CLK1, 80ps (maximum)
Output skew: 150ps (maximum)
Static phase offset: -150ps to 150ps
Lead-Free package fully RoHS compliant
BLOCK DIAGRAM
PIN ASSIGNMENT
52-Lead LQFP
10mm x 10mm x 1.4mm package body
Y package
Top View
CLK_SEL
CLK0
nCLK0
CLK1
FB_IN
nFB_IN
PLL_SEL
DIV_SELA0
DIV_SELA1
DIV_SELB0
DIV_SELB1
FBDIV_SEL0
FBDIV_SEL1
FBDIV_SEL2
MR
QA0
nQA0
QA1
nQA1
QA2
nQA2
QA3
nQA3
0
1
PLL
0
1
QB0
nQB0
QB1
nQB1
QB2
nQB2
QB3
nQB3
QFB0
nQFB0
QFB1
nQFB1
÷2 ÷4 ÷6 ÷8
÷2 ÷4 ÷8 ÷12
÷4 ÷6 ÷8 ÷10
÷8 ÷12 ÷16 ÷20
ICS8732-01
14 15 16 17 18 19 20 21 22 23 24 25 26
1
2
5
6
7
10
11
12
13
38
39
35
34
33
31
30
29
28
27
VCCO
QA0
nQA1
VEE
PLL_SEL
VEE
VCCO
nQA2
QA3
nQA3
VCCO
nQB3
QB2
VEE
MR
VCCO
QB1
nQB0
QB0
D
IV
_
SELA1
D
IV
_
SELB0
D
IV
_
SELA0
V
CC
V
EE
C
LK1
nC
LK
0
C
LK
0
C
LK
_
SEL
V
CC
A
nc
D
IV
_
SELB1
V
CC
F
BDIV
_
SEL2
F
BDIV
_
SEL1
F
BDIV
_
SEL0
n
FB
_
IN
F
B
_
IN
V
CC
V
EE
V
CCO
nQ
FB0
Q
FB0
nQ
FB1
Q
FB1
V
EE
48
49
50
51
52
47 46 45 44 43 42 41 40
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PDF描述
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