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參數(shù)資料
| 型號： | ICS874002AGLF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 13/15頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC JITTER ATTENUATOR 20-TSSOP |
| 產(chǎn)品培訓(xùn)模塊： | PCI-Express |
| 標(biāo)準(zhǔn)包裝： | 74 |
| 系列： | HiPerClockS™, PCI Express® (PCIe) |
| 類型： | 扇出緩沖器（分配），漂移衰減器 |
| PLL： | 是 |
| 主要目的： | PCI Express（PCIe） |
| 輸入： | HCSL，LVDS，LVHSTL，LVPECL，SSTL |
| 輸出： | LVDS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 160MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 20-TSSOP（0.173"，4.40mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 20-TSSOP |
| 包裝： | 管件 |
| 產(chǎn)品目錄頁面： | 1250 (CN2011-ZH PDF) |
| 其它名稱： | 800-1213 800-1213-5 800-1213-ND 874002AGLF |
IDT / ICS PCI EXPRESS/JITTER ATTENUATOR
7
ICS874002AG REV. A DECEMBER 6, 2006
ICS874002
PCI EXPRESS/JITTER ATTENUATOR
APPLICATION INFORMATION
Figure 2 shows how the differential input can be wired to
accept single ended levels. The reference voltage
V_REF = V
DD
/2 is generated by the bias resistors R1, R2 and
C1. This bias circuit should be located as close as possible
FIGURE 2. SINGLE ENDED SIGNAL DRIVING DIFFERENTIAL INPUT
WIRING THE DIFFERENTIAL INPUT TO ACCEPT SINGLE ENDED LEVELS
to the input pin. The ratio of R1 and R2 might need to be adjusted
to position the V_REF in the center of the input voltage swing.
For example, if the input clock swing is only 2.5V and V
DD
=
3.3V, V_REF should be 1.25V and R2/R1 = 0.609.
V_REF
R1
1K
C1
0.1u
R2
1K
Single Ended Clock Input
CLK
nCLK
VDD
POWER SUPPLY FILTERING TECHNIQUES
As in any high speed analog circuitry, the power supply pins
are vulnerable to random noise. The ICS874002 provides
separate power supplies to isolate any high switching noise
from the outputs to the internal PLL. V
DD, VDDA, and VDDO should
be individually connected to the power supply plane through
vias, and bypass capacitors should be used for each pin. To
achieve optimum jitter performance, power supply isolation is
required.
Figure 1 illustrates how a 10
resistor along with a
10
F and a .01F bypass capacitor should be connected to
each V
DDA pin.
FIGURE 1. POWER SUPPLY FILTERING
10
V
DDA
10
F
.01
F
3.3V
.01
F
V
DD
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參數(shù)描述 |
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