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參數(shù)資料
| 型號： | ICS87951AYI-147LFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 14/14頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC BUFFER ZD 1-9 LOW SKEW 32LQFP |
| 標(biāo)準(zhǔn)包裝： | 1,000 |
| 系列： | HiPerClockS™ |
| 類型： | 零延遲緩沖器 |
| PLL： | 帶旁路 |
| 輸入： | HCSL，LVCMOS，LVDS，LVHSTL，LVPECL，LVTTL，SSTL |
| 輸出： | LVCMOS，LVTTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:9 |
| 差分 - 輸入:輸出： | 是/無 |
| 頻率 - 最大： | 250MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 2.375 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-LQFP |
| 供應(yīng)商設(shè)備封裝： | 32-TQFP（7x7） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 87951AYI-147LFT |
BelaSigna 300
http://onsemi.com
9
Table 8. DFN PAD DESCRIPTIONS (continued)
Pad Index
A/D
I/O
Description
BelaSigna 300 Pad Name
28
VDDO_SPI
Supply for SPI interface I/O
I
A
32
SPI_CLK
Serial peripheral interface clock
O
D
31
SPI_SERI
Serial peripheral interface input
I
D
30
SPI_CS
Serial peripheral interface chip select
O
D
29
SPI_SERO
Serial peripheral interface output
O
D
37
SDA (I2C)
I2C data
I/O
D
36
SCL (I2C)
I2C clock
I/O
D
35
EXT_CLK
External clock input/internal clock output
I/O
D
27
PCM_FR
PCM interface frame
I/O
D
26
PCM_SERI
PCM interface input
I
D
25
PCM_SERO
PCM interface output
O
D
24
PCM_CLK
PCM interface clock
I/O
D
23
Reserved
DFN Assembly / Design Notes
There is no requirement for electrical connection to the
metal slug under the package. If the design has traces under
or routing under the PCB, the solder mask should not be so
thick that it impedes a good electrical connection on both
sides of the DFN. Exposed vias under the DFN are not
recommended.
A 0.004
″ solder paste stencil has shown good assembly
yield with the fine pitch on the DFN pads.
More detailed assembly guidelines can be found in this
application note:
Recommended Circuit Design Guidelines
BelaSigna 300 is designed to allow both digital and analog
processing in a single system. Due to the mixedsignal
nature of this system, the careful design of the printed circuit
board (PCB) layout is critical to maintain the high audio
fidelity of BelaSigna 300. To avoid coupling noise into the
audio signal path, keep the digital traces away from the
analog traces. To avoid electrical feedback coupling, isolate
the input traces from the output traces.
Recommended Ground Design Strategy
The ground plane should be partitioned into two: the
analog ground plane (AGND) and the digital ground plane
(DGND). These two planes should be connected together at
a single point, known as the star point. The star point should
be located at the ground terminal of a capacitor on the output
of the power regulator as illustrated in Figure 1.
Figure 1. Schematic of Ground Scheme
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ICS271PGILFT | VCXO CLK TRPL PLL PROGR 20-TSSOP |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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