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參數(shù)資料
| 型號： | ICS894D115BGI-01 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 10/16頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK/DATA RECOVERY 20-TSSOP |
| 標準包裝： | 74 |
| 系列： | HiPerClockS™ |
| 類型： | 時鐘和數(shù)據(jù)恢復(fù)（CDR），多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | STM-1，STM-4 |
| 輸入： | LVPECL |
| 輸出： | LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 622.08MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 20-TSSOP（0.173"，4.40mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 20-TSSOP |
| 包裝： | 管件 |
| 其它名稱： | 894D115BGI-01 |
ICS894D115I-01
OC-12/STM-4 AND OC-3/STM-1 CLOCK/DATA RECOVERY DEVICE
IDT / ICS CLOCK/DATA RECOVERY DEVICE
3
ICS894D115BGI-01 REV. C OCTOBER 15, 2008
Table 1. Signal Detect/PLL BYPASS Operation Control Table
Table 2. Pin Descriptions
NOTE: Pullup and Pulldown refer to internal input resistors. See Table 3, Pin Characteristics, for typical values.
Inputs
Outputs
STS12
BYPASS
LOCK_REFN
SD
DATA_OUT
CLK_OUT
1
0
1
DATA_IN
PLL Clock
1
0
1
0
LOW
PLL Clock
1
0
1
LOW
PLL Clock
1
0
LOW
PLL Clock
1
X
DATA_IN
REF_CLK
0
1
DATA_IN
PLL Clock
0
1
0
LOW
PLL Clock
0
1
LOW
PLL Clock
0
LOW
PLL Clock
0
1
X
Not Allowed
Number
Name
Type
Description
1, 20
VCCA
Power
Analog supply pins.
2
DATA_IN
Input
Pulldown
Non-inverting differential signal input.
3
nDATA_IN
Input
Pullup/
Pulldown
Inverting differential signal input. VCC/2 default when left floating.
4, 19
VEE_PLL
Power
Negative supply pins.
5
LOCK_DT
Output
Lock detect output. See Table 4A. Single-ended LVPECL interface levels.
6
STS12
Input
Pulldown
STM-4 (OC-12, STS-12) or STM-1 (OC-3, STS-3) selection mode. See Table 4B.
LVCMOS/LVTTL interface levels.
7
REF_CLK
Input
Pulldown
Reference clock input of 19.44MHz. LVCMOS/LVTTL interface levels.
8
LOCK_REFN
Input
Pullup
Lock to REF_CLK input. See Table 4C. LVCMOS/LVTTL interface levels.
9VEE
Power
Negative supply pin.
10
VCC
Power
Core supply pin.
11,
12
nCLK_OUT,
CLK_OUT
Output
Differential clock output pair. LVPECL interface levels.
13,
14
nDATA_OUT,
DATA_OUT
Output
Differential clock output pair. LVPECL interface levels.
15
SD
Input
Pulldown
Signal detect input. Typically, SD is driven by the signal detect output of the
electro-optical module. See Table 4D. Single-ended LVPECL interface levels.
16
BYPASS
Input
Pulldown
PLL bypass mode. See Table 4E. LVCMOS/LVTTL interface levels.
17, 18
nCAP, CAP
Input
External loop filter (1.0F ±10%).
相關(guān)PDF資料 |
PDF描述 |
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| VI-B1N-MW-F2 | CONVERTER MOD DC/DC 18.5V 100W |
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參數(shù)描述 |
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