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參數(shù)資料
| 型號： | ICS93725YFT |
| 英文描述： | DDR and SDRAM Zero Delay Buffer |
| 中文描述： | DDR和SDRAM零延遲緩沖器 |
| 文件頁數(shù)： | 6/8頁 |
| 文件大?。?/td> | 66K |
| 代理商： | ICS93725YFT |
6
ICS93725
0606A—08/01/03
Switching Waveforms
Duty Cycle Timing
t
1
t
2
1.5V
1.5V
1.5V
SDRAM Buffer LH and HL Propagation Delay
INPUT
OUTPUT
t
6
t
7
Switching Characteristics
PARAMETER
Operating Frequency
Input Clock Duty Cycle
DDR Static Phase Error
SDRAM Static Phase Error
SYMBOL
CONDITIONS
MIN
66
40
-100
-100
TYP
MAX
200
60
100
100
UNITS
MHz
%
ps
ps
d
in
tped
tpes
-50
-20
Not including FBOUT
to outputs
Not including FBOUT
to outputs
66MHz to 100MHz
101MHz to 200MHz
66MHz to 100MHz
101MHz to 200MHz
Measured between
48
48
48
48
0.55
52
53
52
56
0.95
%
%
%
%
ns
DDR Rise Time
trd
0.68
DDR Fall Time
SDRAM Rise Time
SDRAM Fall Time
tfd
trs
tfs
20% and 80% output, CL=16pF
V
OL
= 0.4V, V
OH
= 2.4V,
CL=30pF
0.63
0.5
0.5
0.91
1.4
1.65
1.15
1.7
1.8
ns
ns
ns
DDR Cycle to Cycle Jitter
t(
C-C)D
SEL_DDR=1,V
DD
=2.5V ,
CL=16pF
SEL_DDR=0,V
DD
=3.3V ,
CL=30pF
23
38
ps
SDRAM Cycle to Cycle Jitter
t
(C-C)S
36
57
ps
1
Guaranteed by design, not 100% tested in production.
2
While the pulse skew is almost constant over frequency, the duty cycle error increases at
higher frequencies. This is due to the formula: duty cycle=t
2
/t
1
, where the cycle (t
1
) decreases
as the frequency goes up.
200
DDR output to output Skew
T
skewd
60
ps
300
100
ps
SDRAM Duty Cycle
D
C
2
DDR Duty Cycle
D
C
2
SDRAM output to output Skew
T
skews
相關PDF資料 |
PDF描述 |
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