參數(shù)資料
型號： ICS93732G-T
英文描述： Low Cost DDR Phase Lock Loop Zero Delay Buffer
中文描述： 低成本的DDR鎖相環(huán)零延遲緩沖器
文件頁數(shù)： 4/8頁
文件大小： 491K
代理商： ICS93732G-T
4
ICS93732
0578H—02/19/04
Notes:
1.
2.
Refers to transition on noninverting output.
While the pulse skew is almost constant over frequency, the duty cycle error
increases at higher frequencies. This is due to the formula: duty cycle=t
wH
/t
c
, where
the cycle (t
c
) decreases as the frequency goes up.
Timing Requirements
T
A
= 0 - 70°C; Supply Voltage AV
DD
, V
DD
= 2.50V (unless otherwise stated)
PARAMETER
SYMBOL
Operating Clock Frequency
freq
op
Input Clock Duty Cycle
1
d
tin
Clock Stabilization
1
t
STAB
1. Guaranteed by design, not 100% tested in production.
CONDITIONS
MIN
22
40
TYP
MAX
340
60
100
UNITS
MHz
%
μ
s
Input Voltage level: 0-2.50V
50
from VDD = 2.5V to 1% target frequency
Switching Characteristics
T
A
= 0 - 70°C; Supply Voltage AV
DD
, V
DD
= 2.50V ± 0.20V (unless otherwise stated)
PARAMETER
SYMBOL
CONDITIONS
66 MHz
100 / 125/ 133/167MHz
200/267MHz
MIN
TYP
100
48
47
MAX
120
65
75
150
100
50.5
51
950
UNITS
Phase Error
1
Output to output Skew
1
t
pe
T
skew
-150
ps
ps
%
%
ps
20
50
49.4
579
66 MHz to 100MHz
101MHz to 267 MHz
Load=120
/14pF
49.5
49
Rise Time, Fall Time
4
t
R
, t
f
ps
t
c-c
Duty Cycle (Sign Ended)
1,3
DC
Cycle to cycle Jitter
1,2
相關(guān)PDF資料
PDF描述
ICS93732 Low Cost DDR Phase Lock Loop Zero Delay Buffer
ICS93732FLF-T Low Cost DDR Phase Lock Loop Zero Delay Buffer
ICS93735 DDR Phase Lock Loop Zero Delay Clock Buffer
ICS93735F-T DDR Phase Lock Loop Zero Delay Clock Buffer
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參數(shù)描述
ICS93735 制造商:ICS 制造商全稱:ICS 功能描述:DDR Phase Lock Loop Zero Delay Clock Buffer
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