參數(shù)資料
型號(hào)： ICS952623YGT
英文描述： Programmable Timing Control Hub for Next Gen P4 processor
中文描述： 可編程定時(shí)控制中心，為下一代P4處理器
文件頁數(shù)： 19/27頁
文件大小： 329K
代理商： ICS952623YGT
19
Integrated
Circuit
Systems, Inc.
ICS952623
Advance Information
0758—02/08/05
The time from the de-assertion of PD# or until power supply ramps to get stable clocks will be less than 1.8ms. If the drive
mode control bit for PD# tristate is programmed to '1' the stopped differential pair must first be driven high to a minimum of
200mV in less than 300
μ
s of PD# deassertion.
PWRDWN#
Tstable
<1.8mS
Tdrive_PwrDwn#
<300
μ
S, >200mV
CPU, 133MHz
CPU#, 133MHz
SRC, 100MHz
SRC# 100MHz
3V66, 66MHz
USB, 48MHz
PCI, 33MHz
REF, 14.31818
PD# De-assertion
The 3V66_4/VCH pin can be configured to be a 66.66MHz modulated output or a non-spread 48MHz output. The default is
3V66 clock. The switching is controlled by Byte 5 Bit 5. If it is set to '1' this pin will output the 48MHz VCH clock. The output
will go low on the falling edge of 3V66 for a minimum of 7.49ns. Then the output will transition to 48MHz on the next rising
edge of DOT_48 clock.
3V66
3V66_4/VCH
DOT_48
7.4
9
nS min
3V66_4/VCH Pin Functionality
相關(guān)PDF資料
PDF描述
ICS952623 Programmable Timing Control Hub for Next Gen P4 processor
ICS952623YFT Programmable Timing Control Hub for Next Gen P4 processor
ICS952623YGT Programmable Timing Control Hub for Next Gen P4 processor
ICS95V847 2.5V Wide Range Frequency Clock Driver (45MHz - 233MHz)
ICS95V847YGLF-T 2.5V Wide Range Frequency Clock Driver (45MHz - 233MHz)
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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