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參數(shù)資料
| 型號： | ICS9FG108YG-LFT |
| 英文描述： | Programmable FTG for Differential P4 CPU, PCI-Express & SATA Clocks |
| 中文描述： | 可編程FTG微分小的CPU和PCI - Express |
| 文件頁數(shù)： | 11/13頁 |
| 文件大?。?/td> | 145K |
| 代理商： | ICS9FG108YG-LFT |
11
Integrated
Circuit
Systems, Inc.
ICS9FG108
Advance Information
0823—04/02/04
Asserting DIF_STOP# pin stops all DIF outputs that are set to be stoppable after their next transition. When the I2C
DIF_STOP tri-state bit corresponding to the DIF output of interest is programmed to a '0', DIF output will stop DIF_True =
HIGH and DIF_Complement = LOW. When the I2C DIF_STOP tri-state bit corresponding to the DIF output of interest is
programmed to a '1', DIFoutputs will be tri-stated.
DIF_STOP# - Assertion (transition from '1' to '0')
With the de-assertion of DIF_STOP# all stopped DIF outputs will resume without a glitch. The maximum latency from the
de-assertion to active outputs is 2 - 6 DIF clock periods. If the control register tristate bit corresponding to the output of
interest is programmed to '1', then the stopped DIF outputs will be driven High within 10nS of DIF_Stop# de-assertion to a
voltage greater than 200mV.
DIF_STOP# - De-assertion (transition from '0' to '1')
DIF_STOP#
DIF
DIF#
DIF_Stop#
Tdrive_DIF_Stop, 10nS >200mV
DIF
DIF#
DIF Internal
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PDF描述 |
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