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參數資料
| 型號： | ICS9FG108YG-LFT |
| 英文描述： | Programmable FTG for Differential P4 CPU, PCI-Express & SATA Clocks |
| 中文描述： | 可編程FTG微分小的CPU和PCI - Express |
| 文件頁數： | 5/13頁 |
| 文件大小： | 145K |
| 代理商： | ICS9FG108YG-LFT |
5
Integrated
Circuit
Systems, Inc.
ICS9FG108
Advance Information
0823—04/02/04
Absolute Max
Symbol
VDD_A
VDD_In
Ts
Tambient
Tcase
Parameter
Min
Max
Units
V
V
°
C
°C
°C
3.3V Core Supply Voltage
3.3V Logic Input Supply Voltage
Storage Temperature
Ambient Operating Temp
Case Temperature
Input ESD protection
human body model
V
DD
+ 0.5V
V
DD
+ 0.5V
150
70
115
GND - 0.5
-65
0
ESD prot
2000
V
Electrical Characteristics - Input/Supply/Common Output Parameters
T
A
= 0 - 70°C; Supply Voltage V
DD
= 3.3 V +/-5%
PARAMETER
SYMBOL
Input High Voltage
V
IH
Input Low Voltage
V
IL
Input High Current
I
IH
V
IN
= 0 V; Inputs with no pull-
CONDITIONS
3.3 V +/-5%
3.3 V +/-5%
V
IN
= V
DD
MIN
2
TYP
MAX
V
DD
+ 0.3
0.8
5
UNITS NOTES
V
V
uA
V
SS
- 0.3
-5
I
IL1
up resistors
-5
uA
I
IL2
V
IN
= 0 V; Inputs with pull-up
resistors
Full Active, C
L
= Full load;
f = 400 MHz
Full Active, C
L
= Full load;
f = 100 MHz
V
DD
= 3.3 V
-200
uA
250
mA
200
mA
Input Frequency
3
Pin Inductance
1
Input/Output
Capacitance
1
F
i
L
pin
C
IN
C
OUT
14
25
7
5
6
MHz
nH
pF
pF
3
1
1
1
Logic Inputs
Output pin capacitance
From V
DD
Power-Up and after
input clock stabilization to 1st
clock
Triangular Modulation
DIF output enable after
DIF_Stop# de-assertion
1.5
Clk Stabilization
1,2
T
STAB
1.8
ms
1,2
Modulation Frequency
f
MOD
30
40
kHz
1
DIF output enable
t
DIFOE
10
ns
1
Input Rise and Fall times
t
R
/t
F
20% to 80% of VDD
5
ns
1
1
Guaranteed by design and characterization, not 100% tested in production.
2
See timing diagrams for timing requirements.
3
Input frequency should be measured at the REFOUT pin and tuned to ideal 14.31818MHz or 25 MHz to meet
ppm frequency accuracy on PLL outputs.
Input Low Current
I
DD3.3OP
Operating Supply Current
相關PDF資料 |
PDF描述 |
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參數描述 |
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