參數(shù)資料
型號： IDT5T940-30NLGI8
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 時鐘及定時
英文描述： 5T SERIES, PLL BASED CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQCC28
封裝： GREEN, PLASTIC, VFQFPN-28
文件頁數(shù)： 10/11頁
文件大?。?/td> 116K
代理商： IDT5T940-30NLGI8
8
INDUSTRIALTEMPERATURERANGE
IDT5T940
PRECISION CLOCKGENERATOROC-192 APPLICATIONS
Symbol
Parameter
Min.
Typ.
Max.
Unit
SELmode = LOW
155.52
—
166.63
QOUT
MultipliedClockOutputFrequency
SELmode = MID
155.52
—
666.52
MHz
SELmode = HIGH
622.08
—
666.52
QREG
RegeneratedClockOutputFrequency
19.44
—
666.52
MHz
CLKIN
Input Clock Frequency
19.44
—
667
MHz
tR
OutputRiseTime
LVPECL
—
150
—
ps
LVDS
—
100
—
tF
OutputFallTime
LVPECL
—
150
—
ps
LVDS
—
100
—
tSK
Skew between QOUT and QREG
—
10
20
ps
PLLBW
PLLBandwidthSetting
65
80
120
KHz
250
305
500
tP
JitterTransferPeaking
—
0.05
0.1
dB
Output frequency = 622MHz - 666.5MHz
—
0.1
0.3
tJ
JitterGeneration
Output frequency = 155.5MHz - 166.6MHz
—
0.4
1.5
ps (RMS)
(with 12KHz to 20MHz filter)(1)
Output frequency = 77.7MHz - 83.4MHz
—
0.5
1.7
tDUTY
Output Duty Cycle
45
—
55
%
AC ELECTRICAL CHARACTERISTICS OVER OPERATING RANGE (OC-48)
Symbol
Parameter
Min.
Typ.
Max.
Unit
SELmode = LOW
155.52
—
166.63
QOUT
MultipliedClockOutputFrequency
SELmode = MID
155.52
—
666.52
MHz
SELmode = HIGH
622.08
—
666.52
QREG
RegeneratedClockOutputFrequency
19.44
—
666.52
MHz
CLKIN
Input Clock Frequency
19.44
—
667
MHz
tR
OutputRiseTime
LVPECL
—
150
—
ps
LVDS
—
100
—
tF
OutputFallTime
LVPECL
—
150
—
ps
LVDS
—
100
—
tSK
Skew between QOUT and QREG
—
10
20
ps
65
80
120
PLLBW
PLLBandwidthSetting
250
305
500
KHz
1000
1250
2000
tP
JitterTransferPeaking
—
0.05
0.1
dB
Output frequency = 155.5MHz - 166.6MHz
—
0.3
1.1
tJ
JitterGeneration
Output frequency = 77.7MHz - 83.4MHz
—
0.4
1.3
ps (RMS)
(with 3KHz to 5MHz filter)(1)
Output frequency = 19.4MHz - 20.9MHz
—
0.5
1.6
tDUTY
Output Duty Cycle
45
—
55
%
AC ELECTRICAL CHARACTERISTICS OVER OPERATING RANGE (OC-12)
NOTE:
1. All input frequencies and PLLBW[1:0] permitted by PLL Bandwidth Selection table.
NOTE:
1. All input frequencies and PLLBW[1:0] permitted by PLL Bandwidth Selection table.
相關PDF資料
PDF描述
IDT5T940-10NLGI 5T SERIES, PLL BASED CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQCC28
IDT5T9820NLGI8 5T SERIES, PLL BASED CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), QCC68
IDT5T9820NLGI 5T SERIES, PLL BASED CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), QCC68
IDT5T9890NLI 5T SERIES, PLL BASED CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQCC68
IDT5T9890NLI8 5T SERIES, PLL BASED CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQCC68
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