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參數(shù)資料
| 型號： | IDT5V928PGI |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | XO, clock |
| 英文描述： | 8 OUTPUT CLOCK GENERATOR |
| 中文描述： | 160 MHz, OTHER CLOCK GENERATOR, PDSO24 |
| 封裝： | TSSOP-24 |
| 文件頁數(shù)： | 2/6頁 |
| 文件大?。?/td> | 48K |
| 代理商： | IDT5V928PGI |
2
INDUSTRIAL TEMPERATURE RANGE
IDT5V928
8 OUTPUT CLOCK GENERATOR
1
2
3
4
5
6
7
8
24
23
22
21
20
19
18
17
12
11
10
9
REF
X
1
X
2
V
DD
V
DDQ
Q
0
Q
1
GND
S
1
OE
GND
V
DDQ
Q
7
Q
6
GND
GND
Q
5
Q
4
V
DDQ
S
0
16
15
14
13
Q
2
Q
3
GND
V
DDQ
PIN CONFIGURATION
TSSOP
TOP VIEW
CRY S TAL S PE CIFICAT ION
The crystal oscillators should be fundamental mode quartz crystals:
overtone crystals are not suitable. Crystal frequency should be specified
for parallel resonance with 50
maximumequivalent series resonance.
Crystal tuning capacitors should be connected fromX
2
/REF to GND and from
X
1
to GND.
ABSOLUTE MAX IMUM RATINGS
(1)
Symbol
Description
V
DD
/V
DDQ
Supply Voltage to Ground
V
I
Input Voltage
I
O
Output Current
T
STG
Storage Temperature
T
J
Junction Temperature
Max.
Unit
V
V
mA
°C
°C
– 0.5 to +4.6
– 0.5 to +4.6
±50
– 65 to +150
150
NOTE:
1. Stresses greater than those listed under ABSOLUTE MAXIMUMRATINGS may cause
permanent damage to the device. This is a stress rating only and functional operation
of the device at these or any other conditions above those indicated in the operational
sections of this specification is not implied. Exposure to absolute maximumrating
conditions for extended periods may affect reliability.
NOTES:
1. H = HIGH
M= MEDIUM
L = LOW
2. Test mode for low frequency testing. In this mode, REF clock bypasses the VCO (VCO powered down) and the crystal oscillator is powered down.
DIV IDE SELECTION TABLE
(1)
S1
S0
Divide-by-N Value
Mode
L
L
2
PLL
L
M
3
PLL
L
H
4
PLL
M
L
4.25
PLL
M
M
5
PLL
M
H
6
PLL
H
L
6.25
PLL
H
M
8
PLL
H
H
TEST
TEST
(2)
PIN DESCRIPTION
Pin Name Type
Description
S[
1:0
]
OE
I
Three level divider/mode select pins. Float to MID.
Output enable bar.
OE
has a pull-down. Output Q
[1:7]
tristated
when HIGH. Output Q
0
remains running when in PLL mode
and tri-states when in TEST mode.
Crystal oscillator input. Connect to GND if oscillator not
required.
Crystal oscillator output. Leave unconnected for clock input.
I
X
1
I
X
2
I
REF
I
Input clock. Connect to X
2
if crystal oscillator is used.
Q
[1:7]
O
Output at N*REF frequency
Q
0
O
Output at N*REF internally connected for PLL feedback
V
DDQ
PWR
Power supply for the device outputs. Connect to V
DD
on PCB.
V
DD
PWR
Power supply for the device core and inputs. Connect to V
DD
on PCB.
Ground supply
GND
PWR
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT5V9351PRI | LOW VOLTAGE PLL CLOCK DRIVER |
| IDT5V9351 | LOW VOLTAGE PLL CLOCK DRIVER |
| IDT5V9351PR | LOW VOLTAGE PLL CLOCK DRIVER |
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| IDT5V9352PRI | 3.3V/2.5V PHASE-LOCK LOOP CLOCK DRIVER ZERO DELAY BUFFER |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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