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參數(shù)資料
| 型號(hào)： | IDT5V9351 |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | LOW VOLTAGE PLL CLOCK DRIVER |
| 中文描述： | 低壓PLL時(shí)鐘驅(qū)動(dòng)器 |
| 文件頁(yè)數(shù)： | 1/10頁(yè) |
| 文件大?。?/td> | 85K |
| 代理商： | IDT5V9351 |
INDUSTRIAL TEMPERATURE RANGE
IDT5V9351
LOW VOLTAGE PLL CLOCK DRIVER
1
MARCH 2003
IDT5V9351
INDUS T RIAL T E MPE RAT URE RANGE
LOW VOLTAGE PLL
CLOCK DRIVER
DESCRIPTION:
The IDT5V9351 is a high performance, zero delay, low skew, phase-lock
loop (PLL) clock driver. It has four banks of configurable outputs. The
IDT5V9351 uses a differential PECL reference input and an external feedback
input. These features allow the IDT5V9351 to be used as a zero delay, low
skew fan-out buffer. REF_SEL allows selection between PECL input or TCLK,
a CMOS clock driver input.
If PLL_EN is set to low and REF_SEL to high, it will bypass the PLL. By doing
so, the IDT5V9351 will be in clock buffer mode. Any clock applied to TCLK will
be divided down to four output banks.
When PLL_EN is set high, PLL is enabled. Any clock applied to TCLK will
be clocked in both phase and frequency to FBIN. PECL clock is activated by
setting REF_SEL to low.
The IDT logo is a registered trademark of Integrated Device Technology, Inc.
2003 Integrated Device Technology, Inc.
DSC-5972/16
FEATURES:
Fully integrated PLL
Output frequency up to 200MHz
2.5V and 3.3V Compatible
Compatible with PowerPC, Intel, and high performance RISC
microprocessors
Output frequency configurable
Cycle-to-cycle jitter max. 22ps RMS
Compatible with MPC9351
Available in TQFP package
FUNCTIONAL BLOCK DIAGRAM
Q
D
2
Q
D
3
Q
D
4
Q
D
1
Q
D
0
Q
C
0
Q
C
1
Q
B
Q
A
÷
2
÷
4
÷
8
1
0
1
0
1
0
D
Q
D
Q
D
Q
D
Q
1
0
f
SELA
f
SELB
f
SELC
f
SELD
PECL_CLK
PECL_CLK
PLL_En
t
CLK
REF_
SEL
OE
FBIN
1
0
(pullup)
(pulldown)
(pulldown)
200 - 400MHz
REF
PLL
FB
1
0
(pulldown)
(pulldown)
(pullup)
(pulldown)
(pulldown)
(pulldown)
(pulldown)
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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